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Volume 1 :Chapter 3. Cyclone V器件中的精度可调DSP模块1
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Volume 1 :Chapter 3. Cyclone V器件中的精度可调DSP模块1
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3
Cyclone V器件中的精度可调DSP模块
2013.05.06
CV-52003
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本章描述了Cyclone
®
V器件中的精度可调数字信号处理(DSP)如何被优化以支持高性能DSP应用中的
更高比特精度。
相关链接
Cyclone V器件手册: 已知问题
列出了Cyclone V器件手册章节的计划更新。
特性
Cyclone V精度可调DSP模块具有以下特性:
• 高性能、功耗优化和完善寄存的乘法操作
• 9-bit, 18-bit和 27-bit字长
• 两个18 x 19复数乘法
• 内置加法,减法和双 64-bit累加单元用于综合乘法结果
• 级联 19-bit 或 27-bit 以形成滤波应用的抽头延迟线(tap-delay line)
• 级联64-bit输出总线,在没有外部逻辑支持的情况下将输出结果从一个模块传播至下一个模块
• 对称滤波器19-bit和27-bit模式中支持的硬核预加器
• 用于滤波实现的内部系数寄存器块
• 具有分布式输出加法器的18-bit和27-bit有限脉冲响应(FIR)滤波器
相关链接
Cyclone V器件概述
提供了关于每个Cyclone V器件中乘法器数量的详细信息。
ISO
9001:2008
Registered
©
2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words
and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other
words and logos identified as trademarks or service marks are the property of their respective holders as described at
www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with
Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes
no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly
agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published
information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
Cyclone V器件中支持的操作模式
表3-1: Cyclone V 器件的精度可调DSP模块操作模式
Chainout支持
输入级联支
持
(1)
系数寄存器
支持
预加器支持支持的实例操作模式
精度可调DSP
模块资源
NoNoNoNo3
独立9 x 9乘法运
算
1个精度
可调DSP
模块
NoYesYesYes2
独立18 x 18乘法
运算
NoYesYesYes2
独立18 x 19乘法
运算
YesYesYesYes1
独立18 x 25乘法
运算
YesYesYesYes1
独立20 x 24乘法
运算
YesYesYesYes1
独立27 x 27乘法
运算
YesYesYesYes1
两个18 x 19乘法
加法器模式
YesNoNoYes1
与36-bit输入相
加的18 x 18乘法
加法器
NoYesNoNo1
复数18 x 19乘法
2个精度
可调DSP
模块
(1)
预加器功能使能时,输入级联支持不可用。
Cyclone V器件中的精度可调DSP模块
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CV-52003
Cyclone V器件中支持的操作模式
3-2
2013.05.06
资源
表3-2: Cyclone V器件中的乘法器数量
此表列出了每种Cyclone V器件的精度可调DSP资源,以比特精度表示。
与36 bit输入相加
的
18 x 18
乘法加法器
18 x 18
乘法加法器
模式
独立的输入与输出乘法运算符
精度可调DSP
模块
成员代
码
器件系列
27 x 27
乘法器
18 x 18
乘法器
9 x 9
乘法器
252525507525A2
Cyclone V E
66666613219866A4
150150150300450150A5
156156156312468156A7
3423423426841,026342A9
51515110215351C3
Cyclone V GX
70707014021070C4
150150150300450150C5
156156156312468156C7
3423423426841,026342C9
150150150300450150D5
Cyclone V GT 156156156312468156D7
3423423426841,026342D9
3636367210836A2
Cyclone V SE
58585811617458A4
87878717426187A5
112112112224336112A6
3636367210836C2
Cyclone V SX
84848416825284C4
87878717426187C5
112112112224336112C6
87878717426187D5
Cyclone V ST
112112112224336112D6
设计考量
在您的设计中需要考虑以下几点:
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Cyclone V器件中的精度可调DSP模块
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3-3
资源
CV-52003
2013.05.06
• 操作模式
• 内部系数和预加器
• 累加器
• Chainout加法器
操作模式
Quartus
®
II软件包括用于控制乘法器操作模式的宏功能。在MegaWizard
™
Plug-In Manager中输入参
数设置后,Quartus II软件自动配置精度可调DSP模块。
Altera提供两种方法实现Cyclone V精度可调DSP模块的各种模式—使用Quartus II DSP megafunction
和HDL inferring。
以下Quartus II megafunction支持Cyclone V精度可调DSP模块实现:
•
LPM_MULT
•
ALTMULT_ADD
•
ALTMULT_ACCUM
•
ALTMULT_COMPLEX
相关链接
•
Introduction to Megafunction User Guide
•
Integer Arithmetic Megafunctions User Guide
•
Floating-Point Megafunctions User Guide
•
Quartus II Software Help
内部系数和预加器
要使用预加器功能,所有的输入数据和乘法器必须有相同时钟设置。
预加器功能使能时无输入级联支持。
在18-bit和27-bit模式中可以单独使用系数功能和预加器功能。
累加器
通过使能位于输入寄存器块与累加器之间的64-bit双倍累加寄存器,Cyclone V 器件中的累加器支持
双层累加。
双层累加寄存器在编程文件中被静态设置。
Chainout加法器
使用输出链式路径可以将其它DSP模块的结果相加。
Cyclone V器件中的精度可调DSP模块
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CV-52003
操作模式
3-4
2013.05.06
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