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Volume 1 :Chapter 4. Cyclone V器件中的时钟网络和PLL2
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CycloneV器件支持每个器件象限高达50个单一GCLK,RCLK:copyright: 2013 Altera Corporation. All rights reserved
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4
Cyclone V器件中的时钟网络和PLL
2013.05.06
CV-52004
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本章节介绍了Cyclone
®
V器件中不同结构的时钟网络与锁相环(PLL)的高级特性。Quartus
®
II软件不
需要外部器件来使能PLL及其功能。
相关链接
Cyclone V器件手册:已知问题
列出了对Cyclone V器件手册章节的计划更新。
时钟网络
Cyclone V器件包括具有下面层次结构的时钟网络:
• 全局时钟(GCLK)网络
• 局域时钟(RCLK)网络
• 外设时钟(PCLK)网络
Cyclone V器件中的时钟资源
该时钟网络提供高达128个单一时钟域。CycloneV器件支持每个器件象限高达50个单一GCLK,RCLK
和PCLK时钟源(16 GCLKs + 22 RCLKs + 12 PCLKs [象限1和象限4])。
ISO
9001:2008
Registered
©
2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words
and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other
words and logos identified as trademarks or service marks are the property of their respective holders as described at
www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with
Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes
no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly
agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published
information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
表4-1: Cyclone V器件中的时钟资源—初步
时钟资源的来源可用的资源数量器件时钟资源
CLK[0..11][p,n]管脚24个单端或12个差分对
• Cyclone V E A5,A7
和A9
• Cyclone V GX C4,
C5,C7和C9
• Cyclone V GT D5,
D7和D9
时钟输入管脚
CLK[0..3][p,n],
CLK[6][p,n],
CLK[8..11][p,n]管脚
18个单端或9个差分对
• Cyclone V E A2和A4
•
Cyclone V GX C3
CLK[0..7][p,n]管脚16个单端或8个差分对
• Cyclone V SE A5和
A6
• Cyclone V SX C5和
C6
• Cyclone V ST D5和
D6
CLK[0..11][p,n]管脚,PLL
时钟输出和逻辑阵列
• GCLK网络:16
• RCLK网络:88
• Cyclone V E A5,A7
和A9
• Cyclone V GX C4,
C5,C7和C9
• Cyclone V GT D5,
D7和D9
GCLK和RCLK网络
CLK[0..3][p,n],
CLK[6][p,n],
CLK[8..11][p,n]管脚,PLL
时钟输出和逻辑阵列
• Cyclone V E A2和A4
•
Cyclone V GX C3
CLK[0..7][p,n]管脚,PLL
时钟输出和逻辑阵列
• GCLK网络:16
• RCLK网络:66
• Cyclone V SE A5和
A6
• Cyclone V SX C5和
C6
• Cyclone V ST D5和
D6
Cyclone V器件中的时钟网络和PLL
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CV-52004
Cyclone V器件中的时钟资源
4-2
2013.05.06
时钟资源的来源可用的资源数量器件时钟资源
—Cyclone V E A2和A4
PCLK网络
PLD收发器接口时钟,I/O管脚
和逻辑阵列
6Cyclone V GX C3
12
•
Cyclone V E A5
• Cyclone V GX C4和
C5
•
Cyclone V GT D5
18
•
Cyclone V E A7
•
Cyclone V GX C7
•
Cyclone V GT D7
• Cyclone V SE A5和
A6
• Cyclone V SX C5和
C6
• Cyclone V ST D5和
D6
24
•
Cyclone V E A9
•
Cyclone V GX C9
•
Cyclone V GT D9
16 GCLKs + 22 RCLKs38
全部
每个象限的GCLK和
RCLK
16 GCLKs + 88 RCLKs104
全部
每个象限的GCLK和
RCLK
关于时钟输入管脚连接的详细信息,请参考管脚连接指南。
相关链接
Cyclone V器件系列管脚连接指南
时钟网络类型
全局时钟网络
Cyclone V器件提供GCLK,能够驱动整个器件。GCLK可用作功能模块的低偏斜时钟源,例如:自
适应逻辑模块(ALM)、数字信号处理(DSP)、嵌入式存储器以及PLL。Cyclone V I/O单元(IOE)和内
部逻辑也能够通过使用GCLK资源,作为全局时钟或者高扇出控制信号,例如:同步或异步清零与时
钟使能信号。
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Cyclone V器件中的时钟网络和PLL
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4-3
时钟网络类型
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2013.05.06
图4-1: Cyclone V器件中的GCLK网络
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
GCLK[12..15]
GCLK[8..11]
GCLK[4..7]
GCLK[0..3]
Q1
Q4
Q2
Q3
CLK[0..3][p,n]
CLK[8..11][p,n]
CLK[4..7][p,n]
在Cyclone V E A2和A4
器件中,只有
CLK[6][p,n]管脚可用。
在Cyclone V GX C6,Cyclone V
SE A5 and A6和Cyclone V ST D5
and D6器件的象限2中GCLK网
络不可用
局域时钟网络
RCLK网络只适用于它们驱动的象限。RCLK网络对包含在单一器件象限中的逻辑提供了最低的时钟
插入延迟和偏斜。Cyclone V IOE和指定象限中的内部逻辑也能够通过使用RCLK资源,作为来创建
内部局域时钟和高扇出控制信号。
图4-2: Cyclone V器件中的RCLK网络
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
RCLK[64..69]
RCLK[70..75]
RCLK[82..87] RCLK[76..81]
RCLK[58..63]
RCLK[52..57]
RCLK[40..45]
RCLK[46..51]
RCLK[0..9]
RCLK[10..19]
RCLK[30..39] RCLK[20..29]
CLK[8..11][p,n]
CLK[0..3][p,n]
CLK[4..7][p,n]
在Cyclone V E A2
and A4器件中,只有
CLK[6][p,n]管脚可用
Q1 Q2
Q3Q4
在Cyclone V GX C6,
Cyclone V SE A5 and A6
devices和Cyclone V ST
D5 and D6器件的象限2中
GCLK 网络不可用
Cyclone V器件中的时钟网络和PLL
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CV-52004
局域时钟网络
4-4
2013.05.06
外设时钟网络
Cyclone V器件只为左侧的外设提供了水平PCLK。
PLD收发器接口时钟、水平I/O管脚以及内部逻辑的时钟输出能够驱动PCLK网络。
相比GCLK和RCLK网络,PCLK具有更高的偏斜。您可以将PCLK用作信号输入和输出Cyclone V器
件的通用布线资源。
图4-3: Cyclone V器件中的PCLK网络
该图是硅晶片的表面示意图,与器件封装的镜像图一致。
Q1 Q2
Q4 Q3
Horizontal
PCLK
Horizontal
PCLK
Horizontal
PCLK
Horizontal
PCLK
CLK[0..3][p,n]
CLK[8..11][p,n]
CLK[4..7][p,n]
在Cyclone V E A2和A4
器件中,只有CLK[6][p,n]
管脚可用。
每个象限的时钟源
CycloneV器件的每个象限每个脊柱时钟中有30个部分时钟(SCLK)网络。SCLK网络能够驱动每个逻
辑阵列模块(LAB)行中的6行时钟,9列I/O时钟以及3个内核参考时钟。SCLK是器件的内核功能模
块、PLL以及I/O接口的时钟源。
在每个时钟连接到每个LAB行的时钟布线之前,脊柱时钟是GCLK、RCLK 和PCLK之间的另一层布
线。脊柱时钟的设置是透明的。Quartus II软件根据GCLK、RCLK和PCLK自动对脊柱时钟进行布
线。
下图显示了每个象限中的每个脊柱时钟中的GCLK、RCLK、PCLK或者PLL反馈时钟网络驱动的
SCLK。GCLK、RCLK、PCLK 和PLL反馈时钟共享同一SCLK布线。要确保设计能在Quartus II软件
中成功布线,时钟资源的总数一定不要超过每一个区域中的SCLK限制。
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Cyclone V器件中的时钟网络和PLL
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4-5
外设时钟网络
CV-52004
2013.05.06
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