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使用 Cyclone 器件中的 PLL

译者：Altera 中国区授权代理—骏龙科技有限公司(技术支持部)

www.Cytech.com

｜介绍｜硬件结构｜软件简述｜管脚和时钟网络连接｜硬件功能｜时钟反馈模式｜板子布局｜MegaWizard定制功能｜时序分析｜结论｜

介绍

Cyclone™ FPGA 具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL 具有时钟倍频和分频、相位偏移、可编程

占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II 软件无需任何外部器件，就可以启用 Cyclone PLL 和

相关功能。本文将介绍如何设计和使用 Cyclone PLL 功能。

PLL 常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出

（TCO）和建立（TSU）时间。

硬件结构

每个Cyclone FPGA包括具有多达两个PLL。表 1 为种型号Cyclone FPGA内可用的PLL数量。

表 1 注释：

（1）位于器件的左侧中部

（2）位于器件的右侧中部

表 2 归纳了Cyclone PLL的功能。

表 2.Cyclone PLL 功能

功能说明

时钟倍频和分频 M/（N×后 scale 计数器）

（1）

相位偏移小至 156 皮秒（ps）的增量幅度

（2），（3）

可编程占空比

内部时钟输出数量每个 PLL 两个输出

外部时钟输出数量

（4）

每个 PLL 一个输出

锁定端口可以输入逻辑阵列

PLL 时钟输出可以输入逻辑阵列

表 2 注释：

（1）M，N 和后 scale 计数器的值从 1 至 32

（2）最小的相位偏移量为压控振荡器（VCO）周期除以 8

（3）对于角度调整，Cyclone FPGA 的偏移输出频率的增量至少为 45º。更小的角度增量可能取决于 PLL 时钟输出的倍频/分频系数。

（4） 100 脚的扁平四方封装（TQFP）的 EP1C3 器件不支持 PLL LVDS 输出或外部时钟输出。144 脚 TQFP 封装的 EP1C6 PLL2 不支持

外部时钟输出。

Cyclone PLL 区块

PLL 主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL 由许多部分组成，共同完成相位调整。

Cyclone PLL 采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。根据占空比规定确定下降沿。PFD 产生一个上升

或下降信号，决定 VCO 是否需要以更高或更低的频率工作。PFD 输出施加在电荷泵和环路滤波器，产生控制电压设置 VCO 的频率。如果

PFD 产生上升信号，然后 VCO 就会增加。反之，下降信号会降低 VCO 的频率。

PFD 输出这些上升和下降信号给电荷泵。如果电荷泵收到上升信号，电流注入环路滤波器。反之，如果收到下降信号，电流就会流出环路滤

波器。环路滤波器把这些上升和下降信号转换为电压，作为 VCO 的偏置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会

最小化 VCO 的抖动。

环路滤波器的电压决定了 VCO 操作的速度。VCO 是用四级差分环路滤波器实现的。反馈环路中的分频计数器增加输入参考频率以上的 VCO

频率，使得 VCO 频率（fVCO）等于输入参考时钟（fREF）的 M 倍。PFD 的输入参考时钟（fREF）等于输入时钟（fIN）除以欲 scale 计数

器（N）。因此，PFD 某个输入的反馈时钟（fFB）锁定于 PFD 的另一个输入的 fREF）。

VCO 的输出输入三个后 scale 计数器（G0、G1 和 E）。这些后 scale 计数器可以在 PLL 中产生许多谐振频率。

另外，PLL 有内部延迟单元补偿全局时钟网络的走线和外部时钟输出管脚的 I/O 缓冲器延迟。这些内部延迟是固定的，用户无法控制。

图 1 是 Cyclone PLL 主要部分的框架图

口为高。当 PLL

失锁时，该端口

为低。在 PLL 锁

定过程中，锁定

端口输出为脉冲

高和低。

表 4 注释：

（1） C[1..0]可以通过全局时钟网络驱动任何通用 I/O 管脚。

（2） 100 脚 TQFP 封装的 EP1C3 器件和 144 脚 TQFP 封装的 EP1C6 PLL2 不支持外部时钟输出 PLL[2..1]_OUT。

（3） PLL[2..1]_OUT 管脚是两用管脚。如果不需要这些管脚，它们可以作为通用 I/O 管脚。

（4）逻辑阵列目的意味着你可以把该端口输出到内部逻辑或任意通用 I/O 管脚。

在 Quartus II 软件中，你定义哪些从 PLL（c0 或 c1）输出的内部时钟应该补偿。这些 PLL 时钟输出参照 PLL 输入时钟进行相位校正。例

如，如果 c0 指定为正常模式下的补偿时钟，那么根据 c0 在全局时钟网络上的走线来补偿。

管脚和时钟网络连接

你必须用专用时钟输入管脚CLK[3..0]驱动Cyclone PLL。反转时钟和内部产生时钟无法驱动PLL。表 5 说明哪些专用时钟管脚驱动哪些PLL

输入时钟端口。

u ● 单个时钟输入管脚不能驱动所有的PLL，但是单个时钟输入管脚可以输入逻辑阵列的两个缓存器以及PLL inclk端口。

表 5.PLL 输入时钟来源

时钟输入管脚

（1）

PLL1

PLL2

（2）

CLK0

√

CLK1

√

CLK2

√

CLK3

√

表 5 注释：

（1）如果你使用 LVDS 标准，那么两个驱动 PLL 的管脚的 CLK 都要使用。

（2） EP1C3 只支持 PLL1。

altpll 的 c[1..0]和 e0 时钟输出管脚由 PLL 后 scale 计数器 G0、G1 和 E 驱动（和顺序无关）。G0 和 G1 计数器馈入 c0 和 c1 PLL 输出的

内部全局时钟网络上。E 计数器馈入 e0 PLL 输出的 PLL 外部时钟输出管脚上。表 6 说明 PLL 后 scale 计数器输出能够驱动哪些全局时钟网

络。

表 6.PLL 输出时钟对应的全局时钟网络

PLL

计数

器输

出

GCLK0 GCLK1 GCLK2 GCLK3 GCLK4 GCLK5 GCLK6 GCLK7

√ √

PLL1

√

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