Volume 1 ：Chapter 2. Cyclone V器件中的嵌入式存储器模块2

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Cyclone V器件中的嵌入式存储器模块

2013.05.06

CV-52002

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器件中的嵌入式存储器模块具有高度灵活性， 并能够根据您的设计要求提供最佳数量的小型或大

型存储器阵列。

相关链接

• 640bit存储器逻辑阵列模块(MLAB)—由多功能逻辑阵列模块(LAB)配置而成的存储器逻辑阵列。

MLAB最适用于宽而浅的存储器阵列。MLAB被优化以实现数字信号处理(DSP)应用的移位寄存

器，宽浅FIFO缓存和滤波延迟线。每个MLAB由10个自适应逻辑模块(ALM)组成。在CycloneV器

件中，这些ALM可配置成10个32 x 2模块，从而每个MLAB可实现一个32 x 20简单双端口SRAM模

块。

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Cyclone V器件的嵌入式存储器设计指南

为了确保您的设计成功， 需要特别注意几方面。 除非另有说明，这些设计指南适用于此器件系列

的所有类型。

QuartusII根据用户存储器设计的速度与大小，来自动划分实现时存储器模块的数量与配置。例如，

为提高设计性能， Quartus II可能将由1块RAM实现的存储器设计，扩展为由多块RAM来实现。

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在真双端口RAM模式中可以对同一存储器位置执行两个写操作。然而,存储器模块内部没有针对同

时对同一地址执行两个写操作的冲突解决电路。要避免在这种情况下写入未知数据, 就需要从存储

这一新数据。

RAM在read-during-write状态下输出"don't

care"值。

Altera公司

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此图显示了“new data”模式下相同端口read- during- write行为的采样功能波形。

器地址执行读写操作, 一个端口读数据, 一个端口写数据。

数据被写入到MLAB存储器后的下一个时钟上升沿显示为

RAM输出“don’t care”或者“unknown”值。

• 对于 M10K存储器, Quartus II软件不分析读写操作之间的

• 对于MLAB, 默认情况下Quartus II软件分析读写操作之间

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