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3
Cyclone V器件中的收发器复位控制
2013.05.06
CV-53003
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Altera所建议的复位流程确保每个收发器通道中的物理编码子层(PCS)和物理介质附加子层(PMA)均
被初始化,并且能够正常运行。
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Cyclone V器件手册: 已知问题
列出了对Cyclone V器件手册章节规划的更新。
PHY IP嵌入式复位控制器
PHY IP中的嵌入式复位控制器确保能够对收发器物理编码子层(PCS)和物理介质附加子层(PMA)模
块进行初始化。
要简化基于收发器的设计,嵌入式复位控制器提供了一个选择,它仅要求一个控制输入来实现自动
复位流程。只有一个嵌入式复位控制器可用于PHY IP实例中的所有通道。
无论何时触发phy_mgmt_clk_reset信号,嵌入式复位控制器都将自动执行整个收发器的复位流
程。如果是loss-of-link或者loss-of-data,那么嵌入式复位控制器置位相应的复位信号。您必须监控
tx_ready和rx_ready信号。这两个状态信号高电平表明收发器不处于复位状态,并且为数据的
传输和接收做好准备。
在置低phy_mgmt_clk_reset以前或者置低phy_mgmt_clk_reset的同时,置低收发器
重配置控制器的mgmt_rst_reset信号会启动校准。
注意:
除了Native PHY IP核外,PHY IP嵌入式复位控制器信号在所有收发器PHY IP核中默认是使
能的。
注意:
嵌入式复位控制器信号
下图显示了PHY IP实例中的嵌入式复位控制器和信号。 使用嵌入式复位控制器时,这些信号对您
的收发器进行复位。
ISO
9001:2008
Registered
©
2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words
and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other
words and logos identified as trademarks or service marks are the property of their respective holders as described at
www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with
Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes
no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly
agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published
information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
图3-1: 嵌入式复位控制器
S
pll_is_locked
rx_digitalreset
pll_powerdown
reconfig_busy
phy_mgmt_clk_reset
phy_mgmt_clk
tx_ready
rx_ready
Transceiver PHY
rx_analogresettx_digitalreset
Avalon-MM
Interface
Receiver
PMA
CDR
Transmitter
PCS
Transmitter
PMA
Receiver
PCS
Embedded Reset Controller
tx_analogreset
rx_is_lockedtodata
reconfig_from_xcvr
reconfig_to_xcvr
Avalon-MM
PHY Management
Transceiver
Reconfiguration
Controller
PCS and PMA Control
and Status Register
Memory Map
MS
mgmt_clk_clk
mgmt_rst_reset
Transmitter
PLL
pll_locked
rx_is_lockedtodata
rx_is_lockedtoref
表3-1: 嵌入式复位控制器复位控制和状态信号
说明信号信号名称
嵌入式复位控制器的时钟。控制输入
phy_mgmt_clk
这个异步复位信号一个高到低的跳变启动了自动
复位流程控制。保持该信号的高电平以保持置位
复位信号。
控制输入
phy_mgmt_clk_reset
该信号持续高电平表明发送器(TX)通道不处于复
位状态,并且准备好数据的传输。该信号同步于
phy_mgmt_clk。
状态输出
tx_ready
该信号持续高电平表明接收器(RX)通道不处于复
位状态,并且准备好数据的接收。该信号同步于
phy_mgmt_clk。
状态输出
rx_ready
收发器重配置控制器模块中的一个输出表明了动
态重配置控制器的状态。上电后的第一个mgmt_
clk_clk时钟周期,reconfig_busy保持低电平。
该信号在第二个mgmt_clk_clk时钟周期中被置
位,以表明校准过程正在进行中。完成校准过程
后,reconfig_busy信号被置低。
在Quartus
®
II软件中,通过PHY IP和收发器重配
置控制器之间的reconfig_to_xcvr总线中嵌
入信号,该信号也被布线到嵌入式复位控制器。
状态输出
reconfig_busy
Cyclone V器件中的收发器复位控制
Altera公司
反馈
CV-53003
嵌入式复位控制器信号
3-2
2013.05.06
说明信号信号名称
当TXPLL完成锁定到输入参考时钟时,该信号被
置位。当此信号被置高时,嵌入式复位控制器置
低tx_digitalreset信号。
状态输出
pll_locked
该信号是一个可选的输出状态信。置位信号时,
此信号表明CDR被锁定到RX数据,并且CDR已经
从lock-to-reference (LTR)修改为lock-to-data (LTD)
模式。
状态输出
rx_is_lockedtodata
该信号是一个可选的输出状态信。置位信号时,
此信号表明CDR被锁定到参考时钟。
状态输出
rx_is_lockedtoref
收发器重配置控制器的时钟。该时钟在释放mgmt_
rst_reset之前必须是稳定的。
时钟
mgmt_clk_clk
收发器重配置控制器的复位复位
mgmt_rst_reset
在器件上电期间,使用PHY IP嵌入式复位控制器复位收发器
遵循这个复位流程以确保在初始上电后,可进行可靠的链路初始化。
下图中的数字编号与下列的编号列表相对应,它在器件上电期间将指导您的收发器复位流程。
1.
在器件上电期间, mgmt_rst_reset和 phy_mgmt_clk_reset必须被置位来初始化复位流
程。 phy_mgmt_clk_reset保持收发器模块处于复位状态,需要mgmt_rst_reset启动校准
IP。这两个信号应该保持置位至少两个phy_mgmt_clk时钟周期。与mgmt_rst_reset同时,
置低phy_mgmt_clk_reset。
2.
发送器校准和复位流程完成后,tx_ready状态信号被置位,并保持置位以表明发送器准备好
发送数据。
3.
接收器校准和复位流程完成后,rx_ready状态信号被置位,并保持置位以表明接收器准备好
接收数据。
如果tx_ready和rx_ready信号没有保持置位,那么无法成功地完成复位
流程,并且链路将无法使用。
注意:
Altera公司
Cyclone V器件中的收发器复位控制
反馈
3-3
在器件上电期间,使用PHY IP嵌入式复位控制器复位收发器
CV-53003
2013.05.06
图3-2: 在器件上电期间,使用嵌入式复位控制器的复位流程时序图
rx_ready
tx_ready
mgmt_rst_reset
Control Signals
Status Signals
phy_mgmt_clk_reset
1
1
2
3
rx_is_lockedtodata
reconfig_busy
pll_locked
在器件操作过程中,使用PHY IP嵌入式复位控制器复位收发器
遵循这个复位流程以便在器件操作过程中复位整个收发器,或者经过一些动态重配置后,重新建立
一个链路。
下图中的数字编号与下列的编号列表相对应,它在器件操作期间将指导您的收发器复位流程。
1.
置位 phy_mgmt_clk_reset两个 phy_mgmt_clk时钟周期以重新启动整个收发器复位流程。
2.
完成发送器复位流程后,tx_ready状态信号被置位,并保持置位以表明发送器准备好发送数
据。
3.
完成接收器复位流程后,rx_ready状态信号被置位,并保持置位来表明接收器准备好接收数
据。
如果tx_ready和rx_ready信号没有保持置位,那么无法成功地完成复位
流程,并且链路将无法使用。
注意:
Cyclone V器件中的收发器复位控制
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CV-53003
在器件操作过程中,使用PHY IP嵌入式复位控制器复位收发器
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2013.05.06
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