Volume 3 ：Chapter 8. SDRAM 控制器子系统1

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8. SDRAM 控制器子系统

硬核处理器系统 (HPS) SDRAM 控制器子系统为 ARM

Cortex ™

系统的外部 SDRAM、level 3 (L3) 互联和 FPGA 架构提供有效访问。SDRAM 控制器提供

FPGA 架构和 HPS 之间的接口。接口接受高级微控制器总线体系结构 (AMBA

展接口 (AXI ™ ) 和 Avalon

和40

bit 宽度

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SDRAM 控制器提供高性能数据访问和运行时可编程性。通过将读和写处理组合在一起，

控制器重新排序数据以减少行冲突和总线转换时间 , 从而支持有效传输模式减小的延

操作。DDR PHY 具有数据流组件、控制组件和处理 SDRAM 接口时序校准的校准逻辑。

以下的部分介绍 SDRAM 控制器子系统接口。

SDRAM 控制器通过专用的 64-bitAXI 接口连接到 MPU 子系统，并且在

钟域上操作。

SDRAM 控制器使用专用 32-bit AXI 接口连接到 L3 互联，并且在

FPGA

统的访问。接口具有 3 个端口类型，用于构建以下的 AXI 或 Avalon

MM 接口：

bit 读数据端口 — 接收从存储器读返回的数据

bit 写数据端口 — 发送写数据

FPGA

to

FPGA

要求混合并且匹配。