FPGA基本语法总结 fpga开发.pdf

//⼀个实例************************

`timescale 1ns / 1ps //定义时钟刻度

module Transceiver (clk,rst_n, Data_in,Data_out); //模块名称

input clk; // ⼀个⼀位的输⼊参数，时钟:

input rst_n; // ⼀个⼀位的输⼊参数，复位:

output [6:0] Data_out; // ⼀个7位输出

wire [6:0] Data_out;

endmodule //结束模块

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reg 寄存器储存单元 always中必全为reg

负reg在操作中为正reg :4位 -1 -> +15