FPGA分频器设计总结
FPGA分频器设计总结
FPGA再进⾏电路设计时,往往需要不同频率的时钟,⼀般的做法是使⽤PLL或者DCM实现,这当然可以保证PLL之后的时钟时序变得很
好,⽽且可以产⽣时钟复位的lock信号。但有时在时钟性能要求不⾼时,我们也可以⾃⼰设计简单的分频电路,这样消耗的资源也会⽐较
少,并能实现所需要的时钟。
偶数分频器的实现⾮常简单,通过计数器计数就完全可以实现。如进⾏N倍偶数分频,就可以通过由待分频的时钟触发计数器计数,当计数
器从0计数到N/2-1时,输出时钟进⾏翻转,并给计数器⼀个复位信号,以使下⼀个时钟从零开始计数。以此循环,就可以实现任意的偶数
分频。