FPGA实验报告 fpga开发.pdf
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2022-04-22
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FPGA实验报告实验报告
Xilinx FPGA及应⽤
实验报告（⼀）
实验⼀全加器
⼀、实验⽬的
1、编写简单门电路的RTL级描述程序；
2、创建简单电路的结构级VHDL描述程序；
3、实现全加器功能，由半加器组成，以元件⽅式调⽤。
⼆、实验环境
1、ISE软件⼀套；
2、PC机⼀台。
三、实验步骤
1、创建⼀个新的⼯程
(1)选择“开始->所有程序->Xilinx ISE 9.1i”或直接在桌⾯双击Xilinx ISE 9.1i的图标，打开ISE 9.1i集成环境。
(2)在ISE中，选择菜单栏中的File->New Project 打开创建新⼯程界⾯，在Project Name 中填⼊⼯程名，在Project Location中
填⼊⼯程所在⽂件夹。
2、编写半加器的RTL级描述和全加器的结构级描述
半加器源程序为：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity half is
Port ( a : in STD_LOGIC;
b : in STD_LOGIC;
s : out STD_LOGIC;
co : out STD_LOGIC);
end half;
architecture Behavioral of half is
signal c,d : STD_LOGIC;
begin
c <= a or b;
d <= a nand b;
s <= c and d;
co <= not d;
end Behavioral;
波形仿真结果为：
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