FPGA读写读写i2cverilog
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date:
// Design Name:
// Module Name: iic_top
// Project Name:
// Target Device:
// Tool versions:
// Description:
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// Dependencies:
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module iic_com(
clk,rst_n,
sw1,sw2,
scl,sda,
dis_data
);
input clk; // 50MHz
input rst_n; //复位信号,低有效
input sw1,sw2; //按键1、2,(1按下执⾏写⼊操作,2按下执⾏读操作) output scl; // 24C02的时钟端⼝
inout sda; // 24C02的数据端⼝
output[7:0] dis_data; //数码管显⽰的数据
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//按键检测
reg sw1_r,sw2_r; //键值锁存寄存器,每20ms检测⼀次键值