FPGA学习（第4节）-FPGA设计中的规则技巧要点及常见语法（重要） fpga开发.pdf
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2022-04-22
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FPGA学习（第4节）-FPGA设计中的规则技巧要点及常见语
法（重要）
Verilog语⾔来设计FPGA。不同于⽤C语⾔实现功能，C语⾔你可以⽤很笨很乱的代码，基本都能解决问题，但是Verilog设
计硬件电路不⼀样,如果设计思路不规范，设计代码逻辑混乱，功能⽆法实现不说，问题更是不能定位。整理此⽂⽬的，希望
对⼤家FPGA设计规范，基本语法的掌握能有⼀点启⽰。在Verilog设计代码中注意这些规范，以免设计出混乱的电路。
通过读⼀些Verilog的书，可以发现，⾥⾯设计很多规则，⼀时难以完全吸收，会产⽣⼀种混乱的设计思路，虽然实现
⼀些简单的流⽔灯电路，可能不会受太多影响，但是项⽬稍微庞⼤将会出现⼀些问题。
零、⼊门基础
（1）D触发器
上⾯硬件语⾔描述的就是D触发器的特性
复位时Q=0；当有时钟上升沿的时候，把D的值给了Q
先有时钟上升沿再有Q的变化.
没有时钟上升沿到来，那么Q的值就保持不变
时钟之后1点点Q的值变化。先有上升沿再有Q变化
D触发器就想成是⼀个硬件器件。
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