verilog-components

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: verilog-ethernet-master_ethernet-verilog_crewmsp_verilog_Etherne Verilog Ethernet Components ReadmeGitHub repository: alexforencich verilog-ethernet
评级：0 浏览量：369 收藏量：0 资源大小：1.68MB 上传时间：2021-10-03

: verilog-pcie-master.zip Collection of PCI express related components. Includes PCIe to AXI and AXI lite bridges and a flexible, high-performance DMA subsystem. Currently supports operation with several FPGA families from ...
评级：0 浏览量：106 收藏量：0 资源大小：1.66MB 上传时间：2022-10-12

: verilog-axis:用于FPGA实现的Verilog AXI流组件 Verilog AXI流组件自述文件有关更多信息和更新： : GitHub存储库： : 介绍 AXI Stream总线组件的集合。大多数组件的接口宽度均可完全参数化。包括带有智能总线协同仿真端点的完整MyHDL测试平台。文献资料 ...
评级：0 浏览量：885 收藏量：3 资源大小：409KB 上传时间：2021-04-04

: Verilog_AXI_组件_用于_FPGA_implementation_Verilog-AXI_ Verilog_AXI_组件_用于_FPGA_implementation_Verilog-AXI_Verilog_AXI_components_for_FPGA_implementation_verilog-axiVerilog_AXI_components_for_FPGA_implementation_verilog-axi.zip
评级：0 浏览量：26 收藏量：0 资源大小：484KB 上传时间：2024-08-26

: verilog-ethernet_IntelligentSystems_10GUDp_FPGAverilog_udp_ip_st 标题中的“verilog-ethernet_IntelligentSystems_10GUDp_FPGAverilog_udp_ip_st”揭示了这个项目的核心内容，它是一个基于Verilog语言的10 Gigabit Ethernet（10Gbps以太网）解决方案，适用于智能系统。10GUDp可能指...
评级：5 浏览量：133 收藏量：0 资源大小：1.83MB 上传时间：2021-09-30

: 很全的Verilog Ethernet Components(包括G和10G两种)及testBench 用Verilog实现GB和10GB的IP UDP ARP封包，并给出了testBench。压缩包内共计90个verilog文件，注释较丰富。 TOP文件： IP : ip_complete.v (1G) 或 ip_complete_64.v (10G); UDP：udp_complete.v (1G) 或 udp_...
评级：1 浏览量：839 收藏量：8 资源大小：103KB 上传时间：2017-09-17

: Verilog_AXI_stream_components_for_FPGA_implementation Verilog_AXI_stream_components_for_FPGA_implementation_Verilog-axis_Verilog_AXI_stream_components_for_FPGA_implementat_verilog-_Verilog-axis_axisVerilog_AXI_stream_components_for_FPGA_implementat_...
评级：0 浏览量：34 收藏量：0 资源大小：446KB 上传时间：2024-08-26

: ethernet的VERILOG实现以太网(Ethernet)是一种广泛使用的局域网(LAN)技术，它的VERILOG实现是数字硬件设计中的一部分，特别是在可编程逻辑器件如FPGA或ASIC中的应用。VERILOG是一种硬件描述语言(HDL)，它允许工程师用类似于编程语言的方式...
评级：5 浏览量：404 收藏量：6 资源大小：882KB 上传时间：2013-06-27

: ice-chips-verilog:IceChips是Verilog中所有常见离散逻辑设备的库冰屑verilog Verilog中用于电子设计自动化的74LS，74HC，74HCT系列芯片 Fully validated by test bench · Parametrized code · DELAY parameters for timing simulation IceChips旨在支持和宣言：入门使用...
评级：0 浏览量：139 收藏量：0 资源大小：1.36MB 上传时间：2021-05-26

: Verilog_Ethernet_components_for_FPGA_implementation_ Verilog_Ethernet_components_for_FPGA_implementation_Verilog-Verilog-Ethernet_Verilog_Ethernet_components_for_FPGA_implementatio_verilog-ethernet.zipEthernet_Verilog_Ethernet_components_for_FPGA_...
评级：0 浏览量：21 收藏量：0 资源大小：2.59MB 上传时间：2024-08-26

: 基于verilog代码实现fpga ethernet接口 Verilog是硬件描述语言（HDL）的一种，用于编写FPGA的设计代码。本话题将深入探讨如何使用Verilog语言在Quartus FPGA平台上实现以太网接口。首先，我们要理解以太网的基本概念。以太网是局域网（LAN）中最常见的一...
评级：0 浏览量：1286 收藏量：8 资源大小：4.54MB 上传时间：2019-02-25

: import_components:外部组件模块的参考源文件导入组件外部组件模块的参考源文件这包含在创建“导入 BVI”文件时用作原始参考的供应商文件。版权/所有权归原作者所有。目录 z7all 包含 z7all.zip 中的 txt 文件，引用自 ug865-Zynq-7000-Pkg-Pinout.pdf： ...
评级：0 浏览量：82 收藏量：0 资源大小：1.11MB 上传时间：2021-06-27

: dblclockfft:流水线式Verilog FFT内核的可配置C ++生成器通用的FFT核心生成器这个通用的流水线FFT项目包含创建IP以生成任意大小的FFT所需的所有软件。 FFT已修改，可以在以下模式之一中运行：每个时钟输入两个样本，经过一段时间的延迟后，每个时钟输出两个样本。...
评级：0 浏览量：135 收藏量：0 资源大小：315KB 上传时间：2021-05-17

: 快捷_verilog_ - 库元件（library components）可以加速设计过程，提高设计质量。 9. **代码优化**： - 在实现A/D数据传输状态更改时，应考虑代码的效率和面积优化，例如避免深度嵌套的条件语句、合理利用并行性等。 10. **...
评级：0 浏览量：39 收藏量：0 资源大小：2KB 上传时间：2021-10-01

: Collection of AXI4 and AXI4 lite bus components. Introduction Collection of AXI4 and AXI4 lite bus components. Most components are fully parametrizable in interface widths. Includes full cocotb testbenches that utilize cocotbext-axi.
评级：0 浏览量：68 收藏量：0 资源大小：430KB 上传时间：2022-10-12

: VerilogCogs:用于 DSP 功能和其他常见任务的 Verilog 模块，使 FPGA 开发更轻松、更有趣将所有 Verilog 文件复制到 library/components 文件夹中。包含模块的清单伺服.v - 用于驱动业余伺服的伺服输出模块。振荡器.v - 一个紧凑的正弦振荡器，用于产生固定频率的正弦波。 sdDac.v - 一阶 sigma-delta ...
评级：0 浏览量：115 收藏量：0 资源大小：11KB 上传时间：2021-06-01

: System Verilog for Verification, 2nd Edition.pdf - 测试平台组件（Testbench Components） 2. 数据类型（Data Types） - 固定大小数组（Fixed-Size Arrays） - 内置数据类型（Built-In Data Types） - 动态数组（Dynamic Arrays） - 队列（Queues） - 其它...
评级：5 浏览量：500 收藏量：0 资源大小：2.33MB 上传时间：2019-05-23

: verilog教程 #### 2.1 Layout and Components 详细描述了开发板的布局和各组成部分： - **CPU/FPGA**：位于板子中央。 - **外设接口**：分布在四周，便于连接外部设备。 - **控制面板**：在开发板顶部，便于用户操作。 #### 2.2...
评级：0 浏览量：101 收藏量：0 资源大小：9.09MB 上传时间：2015-10-29

: Altera making_qsys_components 本文档将介绍创建自定义Qsys组件的过程，并以一个通用读写端口为例，展示了如何使用Verilog和VHDL这两种硬件描述语言来实现。首先，要创建一个自定义的Qsys组件，用户需要熟悉至少一种硬件描述语言，通常是Verilog...
评级：0 浏览量：159 收藏量：0 资源大小：1.69MB 上传时间：2014-07-11

: verilog PLI Reference Manual #### 2.1 Procedural Interface Components Verilog PLI的主要组成部分包括： - **库函数**：预定义的一系列函数，允许用户访问Verilog仿真环境的信息，如模块、信号、事件等。 - **用户定义的函数**：用户可以...
评级：0 浏览量：143 收藏量：0 资源大小：562KB 上传时间：2012-07-20

: report2 - 单周期MIPS1 在这个实验中，宁晨然同学成功地运用Verilog硬件描述语言实现了这一设计，包含24条指令的扩展。 **实验概述** 实验的核心是构建一个单周期的MIPS处理器，包括控制通路和数据通路。数据通路处理来自寄存器和内存的...
评级：0 浏览量：62 收藏量：0 资源大小：1.94MB 上传时间：2022-08-03

: report3 - 多周期MIPS1 在这个实验中，学生通过使用Verilog硬件描述语言，实现了一个模块化的MIPS处理器，使其能够分阶段执行指令，提高了处理器的效率。【实验概述】：多周期MIPS设计的主要思想是将原本在一个时钟周期内完成的指令分解...
评级：0 浏览量：70 收藏量：0 资源大小：839KB 上传时间：2022-08-03

: 一个小程序摇奖游戏组件 1. 在项目中创建自定义组件目录，例如`components/luckDraw`。 2. 在`luckDraw`目录下编写组件的`index.wxml`（结构）、`index.wxss`（样式）、`index.js`（逻辑）和`index.json`（配置）文件，实现摇奖组件的功能。...
评级：0 浏览量：143 收藏量：0 资源大小：152KB 上传时间：2019-08-10

: 实验1：3-8译码器（拓展4-16进制译码器）.docx * Verilog HDL language consists of several components, including modules, variables, and statements. * Verilog HDL language is used to describe the behavior of digital circuits, and it is widely used ...
评级：0 浏览量：1176 收藏量：1 资源大小：870KB 上传时间：2021-02-27

: sdspi:SD卡控制器，使用（可选）共享的SPI接口 SD卡控制器，使用共享的SPI接口该Verilog内核将SD卡控制器接口从内部FPGA导出到FPGA内核的其余部分，同时还要注意接口内部的底层细节。与提供完整SD接口的不同，该控制器专注于SD卡的SPI接口。虽然这是一个较慢的...
评级：0 浏览量：156 收藏量：0 资源大小：337KB 上传时间：2021-05-25

: systemverilog.rar 8. **验证组件（Verification Components, VC）** 验证组件是Systemverilog验证的核心，包括环境、代理、驱动、监视器等，构建了基于对象的验证框架。 9. **功能覆盖（Functional Coverage）** 功能覆盖帮助验证...
评级：0 浏览量：327 收藏量：3 资源大小：61.36MB 上传时间：2021-08-15

: uvm-cookbook-complete-verification-academy - **Analysis Components & Techniques**：介绍了几种常用的分析组件，如分析端口、预测器、记分板等，以及如何利用这些组件来提高验证效率。 - **Monitor Component**：详细阐述了Monitor组件的工作原理及其在收集...
评级：4 浏览量：419 收藏量：0 资源大小：5.09MB 上传时间：2019-01-02

: System Verilog for Verification, 2nd 测试平台组件(Testbench Components) 测试平台通常由多个组件组成，如测试序列、激励发生器、响应检查器等。了解这些组件的作用和交互方式对于构建复杂的测试平台至关重要。 #### 10. 分层测试平台(Layered Test...
评级：0 浏览量：83 收藏量：1 资源大小：3.82MB 上传时间：2009-07-05

: SystemVerilog验证++测试平台编写指南,systemverilog验证测试平台编写指南源码,Verilog源码.z SystemVerilog验证++测试平台编写指南是一本专为硬件设计工程师和验证工程师编写的实践教程，旨在帮助读者掌握如何...同时，书中可能还涵盖了Verilog源码的对比，让你更好地理解SystemVerilog相对于传统Verilog的优势。
评级：3 浏览量：130 收藏量：0 资源大小：24.48MB 上传时间：2021-10-10

: 神州龙芯_verilog_编码规范.doc 这份规范适用于可综合逻辑部件、虚拟部件（Virtual Components）以及测试模块的编写。编码规范的核心目标包括以下几点： 1. **一致性与可读性**：通过统一的编码风格，确保代码的一致性，提高代码的可读性，这...
评级：5 浏览量：233 收藏量：0 资源大小：276KB 上传时间：2010-04-28

: Altera_Modelsim仿真资料--很不错 USE cycloneii.cycloneii_components.ALL; ``` #### 三、设计单元（Design Units）设计单元是编译后的设计实体，它们可以是不同的模块，具体如下： 1. **VHDL**： - `Entity`：实体定义了设计的基本接口。 -...
评级：4 浏览量：128 收藏量：0 资源大小：1.06MB 上传时间：2010-08-17

: SystemVerilog for Verification, 2nd 它在传统的Verilog基础上增加了许多高级特性，特别适用于复杂的系统级芯片(SoC)设计与验证。本书《SystemVerilog for Verification》第二版是作者Chris Spear的一部经典之作，旨在深入介绍如何利用SystemVerilog进行...
评级：0 浏览量：137 收藏量：0 资源大小：2.27MB 上传时间：2015-03-26

: 32个电子工程师必备的FPGA EDA ARM VHDL Verilog网站 The First Stop for the Latest ICs and Components **简介：** 这个网站提供最新的集成电路和组件信息，对于寻找最新技术和产品的工程师来说非常有用。 **网址：** http://www.eeproductcenter.com/ #### 5. ...
评级：0 浏览量：104 收藏量：1 资源大小：6KB 上传时间：2011-09-28

: DE2 web serve的源代码 - This is a list of the components available in the system along with a brief description: cpu Nios2/f flash_ssram_pipeline_bridge pipeline_bridge_before_tristate_bridge flash_ssram_tristate_...
评级：4 浏览量：269 收藏量：1 资源大小：83KB 上传时间：2010-02-17

: 重点实验一压控振荡器VCO新设计.ppt 选择Sources－Time Domain，选择V_DC，在lumped components里面选择R。最后，在optim/stat/Yield/DOE类里面选择GOAL，并选择OPTIM。本资源对压控振荡器VCO的设计和实现进行了详细的介绍，为读者提供了一个完整的...
评级：0 浏览量：308 收藏量：2 资源大小：344KB 上传时间：2021-10-10

: System Verilog for Verification, 2nd Edition(2008) ### System Verilog for Verification, 2nd Edition (2008) — 关键知识点解析 #### 1. 验证指南（Verification Guidelines）本书开篇便介绍了验证的重要性以及如何进行有效的验证工作。验证过程（The ...
评级：4 浏览量：179 收藏量：3 资源大小：2.49MB 上传时间：2008-11-13

: SystemVerilog参考手册它扩展了传统的Verilog语言，增加了更多的高级特性，以满足现代集成电路（IC）设计的需求。SystemVerilog不仅支持数字逻辑设计，还支持接口定义、类、约束、随机化等高级功能，使得复杂的系统级验证变得更加高效和...
评级：0 浏览量：596 收藏量：0 资源大小：6.37MB 上传时间：2013-11-18

: UVM 快速学习教程 - **Verification Components**：这些组件包括但不限于代理、驱动器、监视器等，它们共同构成了 Uvm_env。 #### 关于 Uvm_component 类 - **Uvm_component**：这是所有 UVM 验证组件的基类，用于管理组件之间的...
评级：5 浏览量：346 收藏量：1 资源大小：1.06MB 上传时间：2012-07-10

: Matlab 总学术人数 (TAH) 工具箱.pdf 26. **HDL Coder**: Generates synthesizable VHDL and Verilog code from Simulink models. 27. **Simulink Power Toolbox**: Supports the simulation and analysis of power systems. 28. **Signal Processing ...
评级：0 浏览量：25 收藏量：0 资源大小：45KB 上传时间：2024-04-04

: SystemVerilog语言简介.pdf 6. 组件和包（Components and Packages）：组件是SystemVerilog中的一个构建模块，可以封装模块实例，简化模块的实例化过程。包（Packages）则允许封装共享的常量、类型定义、函数和任务，提供了一种组织和重用...
评级：0 浏览量：236 收藏量：0 资源大小：911KB 上传时间：2022-06-20

: sv_sim_template.zip 3. **uvm_components**: 包含各种自定义的UVM组件，如代理（agent）、驱动（driver）、监视器（monitor）和序列器（sequencer）。 4. **uvm_classes**: UVM基础类的扩展或定制，可能包括自定义的事务类、覆盖类等。 ...
评级：0 浏览量：187 收藏量：0 资源大小：12.02MB 上传时间：2021-11-11

: SystemVerilog语言简介.doc 8. 验证组件（Verification Components） SystemVerilog引入了基于UVM（Universal Verification Methodology）的验证组件，提供了可复用的验证框架，加速了验证流程。总的来说，SystemVerilog通过接口、全局声明、...
评级：0 浏览量：71 收藏量：0 资源大小：65KB 上传时间：2021-09-17

: 初学FPGA，怎么从硬件上理解？ (initial understanding of FPGA and its hardware components) FPGA（Field-Programmable Gate Array），即现场可编程门阵列，指的是一种可以根据需要进行编程和配置的数字电路。FPGA是将电路组件和逻辑门组合在...
评级：0 浏览量：91 收藏量：0 资源大小：68KB 上传时间：2020-08-03

: SPI_UVM_VIP_spiuvm_planningg2i_SPIUVMVIP_SPI验证_vip_源码.rar.rar UVM是IEEE 1800.2标准，是一种系统Verilog验证方法论，它提供了一套标准的组件、类库和编程模式，便于构建可重用、可扩展的验证环境。UVM的核心概念包括验证组件、验证环境、激励序列器、代理、监视器、代理-驱动-...
评级：5 浏览量：233 收藏量：0 资源大小：5.21MB 上传时间：2021-09-29

: 在modelsimse中编译altera仿真库[整理].pdf 在电子设计自动化（EDA）领域，Modelsim SE 是一款广泛使用的仿真工具，它支持VHDL和Verilog等硬件描述语言。在开发基于Altera FPGA（现场可编程门阵列）的设计时，需要使用Altera的仿真库进行验证。本文详细介绍了...
评级：0 浏览量：91 收藏量：0 资源大小：1.21MB 上传时间：2021-10-14

: SystemVerilog验证++测试平台编写指南.rar SystemVerilog扩展了传统的Verilog，增加了面向对象编程特性、高级数据类型和约束随机化等关键功能，极大地提升了验证的效率和覆盖率。书中详细介绍了如何利用这些特性构建验证平台，包括以下主要知识点： 1. **...
评级：0 浏览量：1553 收藏量：0 资源大小：24.48MB 上传时间：2019-09-09

: 基于Quartus II + ModelSim SE的后仿真(VHDL版) 而**ModelSim SE**是一款强大的仿真工具，广泛应用于VHDL和Verilog语言的设计验证。 **后仿真(Post-Synthesis Simulation)**是指在完成综合和布局布线之后进行的仿真。这一阶段的仿真更加接近实际硬件的行为，因为...
评级：0 浏览量：93 收藏量：1 资源大小：1.28MB 上传时间：2014-12-07

: prbs check #### Key Components of the PRBS Checker Module 1. **Finite State Machine (FSM):** - The FSM is the core component of the PRBS checker, controlling its operation through various states. It ...
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: 七段数码管动态显示IP的研究及设计 2. 在Components Library中找到并选择Seg7_Controller IP。 3. 将其拖拽到当前的设计中，并设置必要的参数。 4. 连接必要的信号线。 **5.2 在NiosII中使用范例** **5.2.1 test.c** 以下是在Nios II环境下使用的...
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: Digital VLSI Systems Design.pdf - **Place and Route:** Explains the process of placing components and routing interconnections on the chip. - **Back Annotation:** Describes the process of back annotating timing information from ...
评级：5 浏览量：344 收藏量：3 资源大小：6.85MB 上传时间：2012-08-29

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