VerilogHDL及其Testbench编写

### VerilogHDL及其Testbench编写 #### VerilogHDL基本观点 1. **并行运行**: 在VerilogHDL中，module内的每个基本模块被认为是并行运行的。这意味着即使在一个module内部，不同的部分（例如不同的过程块）也是并行执行的。 2. **连续赋值**: 每个模块可以被视为一个连续赋值的过程。这意味着在模块内部，可以通过连续赋值语句来定义信号之间的逻辑关系。 3. **共享代码**: 方程和任务是共享代码的最基本方式。这使得可以在不同的地方重用相同的代码片段，提高代码的可读性和可维护性。 4. **验证约束条件**: Verilog不仅可用于硬件设计，还可以用于生成模拟激励和指定测试的验证约束条件。这有助于在设计阶段早期发现潜在的问题。 5. **库的概念**: 库的概念类似于Visual C++中的动态链接库(DLL)。这意味着可以将常用的组件或模块封装为库，在不同的项目中复用。 6. **文件间的关系**: 文件与文件之间的关系可以用C++中的`.h`和`.cpp`文件之间的关系来理解。`.h`文件定义了接口，而`.cpp`文件则包含了实现。 #### 设计建模的方式 1. **行为描述方式**: 这种方式侧重于描述系统的功能行为，通常使用过程化的结构来实现，其中每个结构都是并行运行的。 2. **数据流方式**: 数据流方式使用连续赋值语句来描述信号之间的关系，每个赋值语句都是并行的，并且赋值语句与结构之间也是并行的。 3. **结构化方式**: 结构化方式通过门和模块实例化语句来描述设计。这种方式更接近底层硬件实现，适用于详细描述电路的结构组成。 #### 数据类型 1. **线网数据类型(wire)**: 表示构件间的物理连线，通常用于连接不同的组件。 2. **寄存器数据类型(reg)**: 表示抽象的数据存储元件，常用于存储计算结果或中间状态。 #### 关键概念 1. **模块(module)**: 模块是VerilogHDL的基本构建单元，用于描述设计的功能或结构以及与其他模块的通信接口。模块可以使用不同的方式描述，如开关级、门级或用户自定义级别。 2. **寄存器类型数据**: 只有寄存器类型数据（如`reg`和`integer`）可以在`initial`和`always`语句中被赋值。 3. **阻塞与非阻塞赋值**: 阻塞赋值意味着在当前语句执行完毕后才会执行下一条语句，而非阻塞赋值则是异步的，可能会引发多驱动源问题。 4. **用户定义原语(UDP)**: UDP可以在模块定义之外定义，用于定义特定的行为，通常使用真值表形式来描述。 5. **并行与顺序语句块**: 并行语句块中的语句并行执行，而顺序语句块中的语句按顺序执行。并行语句块使用`fork`和`join`定界，而顺序语句块使用`begin`和`end`定界。 6. **任务**: 任务是从不同位置执行共同代码的一种方法，可以包含时序控制并且可以调用其他任务和函数。 7. **函数**: 函数与任务类似，但只能返回一个值，不能包含任何延时或时序控制，并且不能调用其他任务。 8. **系统任务与函数**: 这些内置的任务和函数主要用于测试平台(testbench)的编写，例如显示任务、文件I/O任务等。 9. **事件**: 事件是一种特殊的数据类型，用于在状态机中管理状态转换。 10. **竞争**: 多驱动源问题是指多个信号同时驱动同一个目标的情况，可能导致不可预测的结果。 #### Testbench编写 Testbench是用来验证硬件设计是否符合预期功能的重要工具。在编写Testbench时，需要考虑以下几点： - 使用`initial`块来设置初始条件。 - 使用`always`块来模拟时钟信号。 - 定义激励信号的变化序列。 - 使用系统任务和函数来监控设计的行为，如`$display`用于显示关键信号的值。 - 测试各种边界条件和异常情况，确保设计的鲁棒性。 通过上述知识点的学习和理解，可以更好地掌握VerilogHDL及其Testbench编写的关键技术，从而有效地进行数字电路的设计与验证工作。