编写verilog测试验证程序 如何编写测试验证程序(test bench)

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第11章 验 证

本章介绍了如何编写测试验证程序 (test bench)。测试验证程序用于测试和验证设计的正

确性。Verilog HDL提供强有力的结构来说明测试验证程序。

11.1 编写测试验证程序

测试验证程序有三个主要目的：

1) 产生模拟激励(波形)。

2) 将输入激励加入到测试模块并收集其输出响应；

G e n e r a t e _ w a v e f o r m s _ u s i n g _ i n i t i a l _ & _ a l w a y s _ s t a t e m e n t s

I n s t a n t i a t e _ m o d u l e _ u n d e r _ t e s t

M o n i t o r _ o u t p u t _ a n d _ c o m p a r e _ w i t h _ e x p e c t e d _ v a l u e s

e n d m o d u l e

11.2 波形产生

有两种产生激励值的主要方法：

1) 产生波形，并在确定的离散时间间隔加载激励。

2) 根据模块状态产生激励，即根据模块的输出响应产生激励。

#100 R e s e t = 1;

#80 Reset = 0;

#30 Reset = 1;

e n d

产生的波形如图11 - 1所示。I n i t i a l 语句中的赋值语句用时延控制产生波形。此外，语句内

时延也能够按如下实例所示产生波形。

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r e g C l k _ C ;

a l w a y s

b e g i n

# tON Clk_C = 0;

# tOFF Clk_C = 1;

e n d

p a r a m e t e r START_DELAY = 5, LOW_TIME = 2, HIGH_TIME = 3;

i n i t i a l

b e g i n

Clk_D = 0;

# S T A R T _ D E L A Y ;

f o r e v e r