没有合适的资源？快使用搜索试试~
我知道了~
文库首页
开发技术
硬件开发
七段数码管Verilog文件
七段数码管Verilog文件
共3个文件
v：3个
verilog
vhdl
需积分: 8
20 下载量
32 浏览量
2021-03-20
09:43:07
上传
评论
4
收藏
2KB
ZIP
举报
温馨提示
立即下载
七段数码管Verilog文件，可以直接使用
资源推荐
资源详情
资源评论
实验四 七段数码管显示实验报告.pdf
浏览：92
5星 · 资源好评率100%
实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf
verilog七段数码管
浏览：57
verilog 写的七段数码管的显示 老师布置的作业，写了好几天！刚开始学verilog
7段数码管显示Verilog程序
浏览：74
此压缩文件为计数器和7段数码管显示功能，使用Verilog语言描述的模块
数字逻辑 Verilog HDL 七段数码管
浏览：140
数字逻辑课程的上机作业 用Verilog HDL 语言编写七段数码管的显示程序
基于Verilog的数码管控制.rar
浏览：43
基于Verilog的数码管控制.rar
Verilog编写的七段数码管显示的源码
浏览：92
用Verilog实现FPGA七段数码管的显示。
七段数码管时钟显示的硬件实现verilog
浏览：194
5星 · 资源好评率100%
七段数码管时钟显示的verilog源代码，已做过FPGA验证。
七段数码管译码器设计与实现
浏览：125
5星 · 资源好评率100%
七段数码管的设计与实现，dout<="1111110" when "0000", "0110000" when "0001", "1101101" when "0010", "1111001" when "0011", "0110011" when "0100", "1011011" when "0101", "1011111
EDA七段数码显示译码器
浏览：119
EDA 实验 七段数码显示译码器代码 verilog
Verilog HDL BCD七段译码器
浏览：200
Verilog HDL 组合逻辑电路的设计——BCD七段译码器
EPM240 cpld设计动态扫描８位７段数码管测试实验quartus9.1工程Verilog源码文件.zip
浏览：108
5星 · 资源好评率100%
EPM240 cpld设计动态扫描８位７段数码管测试实验quartus9.1工程Verilog源码文件 * ７段数码管测试实验１：以动态扫描方式在８位数码管“同时”显示０--7 动态显示的方法是，按一定的频率轮流向各个数码管的COM端送出低电平，同时送出对应的数据给各段。 */ module seg71(clk,rst,dataout,en); input clk,rst; output[7
七段数码管0~9循环计数显示FPGA(EP4CE6)实验Verilog逻辑源码Quartus工程文件+文档说明资料.zip
浏览：115
5星 · 资源好评率100%
七段数码管0~9循环计数显示FPGA(EP4CE6)实验Verilog逻辑源码Quartus工程文件+文档说明资料， FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 1 SEG_LED七段数码管 1.1数码管简介 数码管由七个条状和一个点状发光二极管管芯制成，称为七段数码管。数码管是一类价格便宜、使用简单，通过对其不同的
FPGA设计数码管动态依次显示0、1、2、3、4、5数字实验Verilog源码Quartus工程文件.zip
浏览：193
5星 · 资源好评率100%
FPGA设计数码管动态依次显示0、1、2、3、4、5数字实验Verilog源码Quartus工程文件 module A4_Segled2 ( //输入端口 CLK_50M,RST_N, //输出端口 SEG_DATA,SEG_EN ); //-----------------------------------------------------------------------
基于pcf8563设计的rtc实时时钟数码管显示Verilog源码quartus18.0工程文件.zip
浏览：64
5星 · 资源好评率100%
基于pcf8563设计的rtc实时时钟数码管显示Verilog源码quartus18.0工程文件 module pcf8563 #( // 初始时间设置，从高到低为年到秒，各占8bit parameter TIME_INI = 48'h18_03_19_09_30_00)( //system clock 50MHz input cl
实战训练17 DS18B20 七段数码管显示(Verilog)_fpga_verilogDS18B20_
浏览：127
5星 · 资源好评率100%
DS18B20 七段数码管显示(Verilog)，适合学习
七段数码管测试数据集合，LENET训练好的模型
浏览：108
这是用于识别七段数码管的数据集合和训练好的模型。
Verilog HDL 七段数码管倒计时效果
浏览：191
3星 · 编辑精心推荐
这是大学期间我上VerilogHDL的七段数码管倒计时效果实验报告，报告中除了包括正确测试后的程序代码，我还加入了非常详细的注释。为了让读者更好理解程序代码和编写代码的思路，我还特意精心绘制了交通灯程序模块间的结构图。
VHDL，Verilog设计中约束的设计
浏览：2
对VHDL，verilog硬件设计中需要做的所有约束做了一个全面的介绍，包括时序约束，物理约束，管脚约束各种类型，本文档是Xilinx的官方英文文档，
7段数码管的FPGA实现
浏览：128
基于SOPC系统的7段数码时钟FPGA实现。实现数字时钟的显示，设置等操作
FPGA设计数码管数字时钟实验实验Verilog源码Quartus工程文件.zip
浏览：37
5星 · 资源好评率100%
FPGA设计数码管数字时钟实验实验Verilog源码Quartus工程文件， module A4_Clock_Top ( //输入端口 CLK_50M,RST_N,KEY,LED, //输出端口 SEG_EN,SEG_DATA,BEEP ); //----------------------------------------------------------------------
Verilog HDL设计数码管动态扫面显示的FPGA设计Quartus工程文件.zip
浏览：162
5星 · 资源好评率100%
Verilog HDL设计数码管动态扫面显示的FPGA设计Quartus工程文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_seg_led( //global clock input sys_clk , // 全局时钟信号 input sys_
基于FPGA的数码管扫描实验Verilog逻辑源码Quartus工程文件+文档说明.zip
浏览：10
5星 · 资源好评率100%
基于FPGA的数码管扫描实验Verilog逻辑源码Quartus工程文件+文档说明，6个共阳数码管，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 介绍共阳极数码管扫描的原理，使用 6 位模 10 计数器组成 6 位十进制计数器，将计数器的 值送到数码管扫描模块显示。 module seg_test( input
Verilog七段数码管实现分时分频功能
浏览：116
Verilog七段数码管实现分时分频功能，之后还有计数，指示灯闪烁功能
按键+数码管显示4路抢答器cyclone2 FPGA实验Verilog源码Quartus9.0工程文件.rar
浏览：176
5星 · 资源好评率100%
按键+数码管显示4路抢答器cyclone2 FPGA实验Verilog源码Quartus9.0工程文件，上电后蜂鸣器响一声后开始倒计时：按 SW3 / SW4 / SW5 开始抢答，抢答后数码管显示抢答结果，倒计时停止。在40秒内若无任何键按下，蜂鸣器长响，结束，LED开始闪烁。 module RESPONDER ( //Input ports. SYSCLK, RST_B, KEY,
FPGA设计三人表决器数码管显示实验Verilog源码Quartus工程文件.zip
浏览：66
5星 · 资源好评率100%
FPGA设计三人表决器数码管显示实验Verilog源码Quartus工程文件,三人表决器实验，用外设实现三人表决器，按下按键与其对应的LED将会点亮，数码管同时显示总的投票数. module A4_Vote4 ( //输入端口 KEY1,KEY2,KEY3, //输出端口 LED1,LED2,LED3,SEG_DATA,SEG_EN );
按键计数并显示在数码管上cyclone2 FPGA实验Verilog源码Quartus9.0工程文件.rar
浏览：104
按键计数并显示在数码管上cyclone2 FPGA实验Verilog源码Quartus9.0工程文件： module LED_CTL ( //Input ports. SYSCLK, RST_B, SCAN_COEF, DATA_0, DATA_1, DATA_2, DATA_3, //Output ports. LED_DATA, LED_SEL ); //
基于cyclone2 FPGA设计Verilog实现4位电子密码锁并数码管显示quartus13.0工程文件.zip
浏览：97
5星 · 资源好评率100%
基于cyclone2 FPGA设计Verilog实现4位电子密码锁并数码管显示quartus13.0工程文件
TLC549 AD采集电压数码管显示cyclone4e FPGA设计quartus18.0工程Verilog源码文件.zip
浏览：200
TLC549 AD采集电压数码管显示cyclone4e FPGA设计quartus18.0工程Verilog源码文件: module adc(clock,reset,enable,sdat_in,adc_clk,cs_n,data_ready,data_out); //I/O口声明 input clock; //系统时钟 input reset;
DS1302Z读取和设置RTC时间显示在数码管cyclone2 FPGA实验Verilog源码Quartus9.0工程文件
浏览：187
DS1302Z读取和设置RTC时间显示在数码管cyclone2 FPGA实验Verilog源码Quartus9.0工程文件 module RTC ( //Global input ports. SYSCLK, RST_B, //RTC ports. RTC_CLK, RTC_RST, RTC_IO, //Output ports. LED_DATA, LED_SEL )
8段数码管静态显示Verilog设计逻辑Quartus工程源码文件.zip
浏览：197
5星 · 资源好评率100%
8段数码管静态显示Verilog设计逻辑Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module seg_led_static_top ( input sys_clk , // 系统时钟 input sys_rst_n,
收起资源包目录
lab1.zip
（3个子文件）
flash_led_top.v
920B
counter.v
1KB
flash_led_ctl.v
1KB
共 3 条
1
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~
联系上传者
评论
weixin_44973931
粉丝: 0
资源:
1
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场，查看用户热搜
最新资源
Android开发应用实战练习.docx
自动驾驶中不同轴点的车辆运动学模型.pdf
jadx-gui-1.5.0-no-jre-win.exe
间隔连续登录.sql
微信小程序源码 车源宝 二手车交易平台 源码下载
人工智能项目资料-基于yolov5识别算法实现的DNF自动脚本源码（优质项目）.zip
微信小程序源码 实现 城市切换 demo 根据城市首字母排序城市 选择城市
基于yolov5识别算法实现的DNF自动脚本源码（优质项目）.zip
AON7418 产品规格书pdf
AON7410 产品规格书pdf
资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！
点击此处反馈
安全验证
文档复制为VIP权益，开通VIP直接复制
信息提交成功
