没有合适的资源?快使用搜索试试~
我知道了~
文库首页
开发技术
其它
Verilog七段数码管实现分时分频功能
Verilog七段数码管实现分时分频功能
Verilog
七段数码管
分时分频
需积分: 50
14 下载量
20 浏览量
2018-03-31
11:16:52
上传
评论
1
收藏
1KB
V
举报
温馨提示
立即下载
Verilog七段数码管实现分时分频功能,之后还有计数,指示灯闪烁功能
资源推荐
资源评论
verilog七段数码管
浏览:18
verilog 写的七段数码管的显示 老师布置的作业,写了好几天!刚开始学verilog
用分频器计数器实现7段数码管功能
浏览:165
5星 · 资源好评率100%
--27MHZ分频成1hz: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FENPIN IS PORT(CLK_IN:IN STD_LOGIC; CLK_OUT:OUT STD_LOGIC); END ENTITY FENPIN; ARCHITECTURE BEHAV
7段数码管显示Verilog程序
浏览:61
此压缩文件为计数器和7段数码管显示功能,使用Verilog语言描述的模块
用7段共阳数码管做的时钟 verilog程序
浏览:99
用7段共阳数码管做的时钟 verilog程序 // 时钟用4个数码管显示,显示秒和分,修改一下可以加上时或跑秒 // sys_clk为系统时钟:50MHz // seg_dat为输出给数码管的8个1bit信号 // seg_sl 为数码管位选通
Basys 板子Verilog FPGA 秒表 计数器 分频 数码管显示
浏览:27
4星 · 用户满意度95%
Basys 板子Verilog FPGA 秒表 计数器 分频 数码管显示
verilog实现通过拨码开关控制数码管显示,模仿3-8译码器
浏览:52
3星 · 编辑精心推荐
用verilog模拟3-8译码器实现拨码开关控制控制数码管显示
利用verilog来实现四位数码管0到9的循环计数
浏览:112
4星 · 用户满意度95%
利用verilog来实现四位数码管0到9的循环计数
verilog实现八位数码管显示
浏览:17
verilog 实现八位数码管显示,该模块输入BCD码,就可以显示
verilog实现时钟数码管显示
浏览:103
5星 · 资源好评率100%
verilog实现时钟数码管显示 仿真 下载均可以直接实现
verilog 实现的0-9 计数器数码管显示
浏览:54
verilog 0-9计数器数码管显示,在实验箱上进行过测试的!!
七段数码管Verilog文件
浏览:175
七段数码管Verilog文件,可以直接使用
数字逻辑 Verilog HDL 七段数码管
浏览:103
数字逻辑课程的上机作业 用Verilog HDL 语言编写七段数码管的显示程序
七段数码管译码器设计与实现
浏览:3
5星 · 资源好评率100%
七段数码管的设计与实现,dout<="1111110" when "0000", "0110000" when "0001", "1101101" when "0010", "1111001" when "0011", "0110011" when "0100", "1011011" when "0101", "1011111
Verilog HDL 七段数码管倒计时效果
浏览:138
3星 · 编辑精心推荐
这是大学期间我上VerilogHDL的七段数码管倒计时效果实验报告,报告中除了包括正确测试后的程序代码,我还加入了非常详细的注释。为了让读者更好理解程序代码和编写代码的思路,我还特意精心绘制了交通灯程序模块间的结构图。
基于FPGA的74HC595驱动数码管动态显示--Verilog实现
浏览:50
基于FPGA的74HC595驱动数码管动态显示--Verilog实现.由FPGA控制74HC595驱动数码管其实主要是抓住74HC595的控制时序,进而输出所需控制显示的内容,由同步状态机实现.
Verilog编写的七段数码管显示的源码
浏览:85
用Verilog实现FPGA七段数码管的显示。
Verilog HDL实现数码管动态扫描
浏览:68
依据数码管的显示原理,实现数码管的动态扫描方法 运用Verilog HDL 语言的描述与建模的技巧和方法编程实现了数码管的动态扫描
通过Verilog实现数码管显示驱动实验报告
浏览:72
上课实验后的手写报告,亲测能完成,大家可以下载使用
使用Verilog语言实现fifo功能
浏览:181
使用Verilog语言实现fifo功能,并通过Modelsim仿真波形验证其正确性
使用Verilog实现在一个7段数码管上显示一个四位数
浏览:96
使用Verilog实现在一个7段数码管上显示一个四位数
基于vivado实现七段数码管显示
浏览:27
通过verilog编程可以实现学号显示以及原理
Verilog HDL实现洗衣机功能
浏览:86
5星 · 资源好评率100%
附带源码!!根据全自动洗衣机的控制原理设计一个控制电路,使之能够控制全自动洗衣机完成整个工作过程。
FPGA EP4CE10驱动静态数码管(Verilog HDL实现).zip
浏览:178
FPGA EP4CE10驱动程序,Verilog HDL实现。 项目代码可直接编译运行~
python实现七段数码管和倒计时效果
浏览:34
8是典型的七段数码管的例子,因为刚好七段都有经过,这里我写的代码是从1开始右转。 这是看Mooc视频写的一个关于用七段数码管显示当前时间 # -*-coding:utf-8 -*- import turtle as t import time def drawGap(): t.penup() t.fd(5) def drawLine(draw): drawGap() t.pen
FPGA EP4CE10实现动态数码管(Verilog HDL实现).zip
浏览:5
FPGA EP4CE10驱动程序,Verilog HDL实现。 项目代码可直接编译运行~
使用Verilog语言实现交通灯的功能
浏览:149
用Verilog语言编程在FPGA开发板上仿真交通灯的功能,已实现
实战训练17 DS18B20 七段数码管显示(Verilog)_fpga_verilogDS18B20_
浏览:39
5星 · 资源好评率100%
DS18B20 七段数码管显示(Verilog),适合学习
Verilog实现12路uart hub功能
浏览:95
verilog代码实现12路串口到1路串口的聚合功能。 目的:要想用PC接收12路超声波雷达的测距信息,PC串口不够用,则用CPLD做一个小板实现12路串口到1路串口的聚合功能。小板可以接受PC发来的指令,可以修改串口波特率,可以给12路超声波雷达数据加ID以作区分。
Verilog_HDL实现I2C总线功能
浏览:64
用Verilog实现I2C代码的具体例子,适合Verilog初学者及I2C设计人员参考
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低,若资源使用遇到问题可联系上传者,3个工作日内问题未解决可申请退款~
联系上传者
评论
起飞的人啊
粉丝: 2
资源:
1
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场,查看用户热搜
最新资源
数据库系统实验报告4(简单图书馆管理数据库的实现).doc
【案例6-1】库存管理系统.docx
mysql查询语句汇总
MacOs小助手小工具
Rosetta Stone-v5.7.1_build_50701017.apk
jsontoxml格式转换
李__-猎聘-20220727.html
STM32+ESP8266+MQTT连接新版OneNET云平台
数据库系统的安全.doc
111111111111111
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功