Wallace树乘法器专题研究
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2018-05-14
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Wallace 树乘法器专题研究
绪论：在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目 ，
Wallace 树乘法器就是其中的一种。下面以一个 4*4 位乘法器为例介绍 Wallace 树乘法器及
其 Verilog HDL 实现。
原理：Wallace 树乘法器的运算原理如下：
从数据最密集的地方开始，不断的反复使用全加器、半加器来覆盖“树”。全加器是一个 3
输入 2 输出的器件，因此全加器又称作 3—2 压缩器。通过全加器将树的深度不断缩减，
最终缩减为一个深度为 2 的树。最后一级则采用简单的 2 输入加法器组成。
部分积
被乘数
X3 X2 X1 X0
乘数
Y3 Y2 Y1 Y0
X3y0
(a[6])
X2y0
(a[3])
X1y0
(a[1])
X0y0
(a[0])
X3y1
(a[10])
X2y1
(a[7])
X1y1
(a[4])
X0y1
(a[2])
X3y2
(a[13])
X2y2
(a[11])
X1y2
(a[8])
X0y2
(a[5])
X3y3
(a[15])
X2y3
(a[14])
X1y3
(a[12])
X0y3
(a[9])
第一级
6 5 4 3 2 1 0
X3y3
(a[15])
X3y2
(a[13])
X3y1
(a[10])
X3y0
(a[6])
X2y0
(a[3])
X1y0
(a[1])
X0y0
(a[0])
X2y3
(a[14])
X2y2
(a[11])
X2y1
(a[7])
X1y1
(a[4])
X0y1
(a[2])
X1y3
(a[12])
X1y2
(a[8])
X0y2
(a[5])
X0y3
(a[9])
加法器结
果
[1 : 0] b1 [1 : 0] b0
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