一种基于改进基4 Booth算法和Wallace树结构的乘法器设计

所需积分/C币:14 2021-01-26 11:13:28 1.86MB PDF
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以实现25×18位带符号快速数字乘法器为目标,采用改进的基4 Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟,有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺,以全定制流程设计,版图面积为0.011 2 mm2,仿真环境标准电压1.0 V、温度25℃、最高工作时钟频率1.0 GHz,系统的功耗频率比为3.52 mW/GHz,关键路径延时为636 ps,组合逻辑路径旁路寄存器的绝对延时为1.67 ns。

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weixin_38668225 如果觉得有用,不妨留言支持一下
2021-01-26
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