一、填空题
1． Verilog 的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述
逻辑功能，即定义输入是如何影响输出的。
2． 用 assign 描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的
书 写次序无关。而用 always 描述的语句我们一般称之为组合逻辑或时序逻辑，并且它
们是属于串行语句，即于语句的书写有关。
3． 在 case 语句中至少要有一条 default 语句。
4． 已知 x=4’b1001,y=4’0110,则 x 的 4 位补码为 4’b1111，而 y 的 4 位的补码为 4’b0110。
5． 两个进程之间是并行语句。而在 Always 中的语句则是顺序语句。
二、简答题
1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？
答：这是因为，在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，
而阻塞语句它也是有延迟的，这是因为因果系统都有延迟的，只是阻塞语句的延迟比
非阻塞语句的延迟小若干个数量级，因此可视为没有延迟。
2．在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？
答：在进程中只有当敏感信号是沿触发（即上升沿或下降沿）时，此时综合为时序电路。
3．为什么在 Verilog 语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？
答：这是因为，在Verilog 语言中，它是为电路设计而设计的一门语言，它如高级语言不
同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，
故综合只支持次数确定的循环，即对于一个具体的芯片，其延迟是一个定值。
4．Verilog HDL语言进行电路设计方法有哪几种？
答：1）自上而下的设计方法（Top-Down）2）自下而上的设计方法（Bottom-Up）
3）综合设计的方法
5．specparam 语句和 parameter 语句在参数说明方面不同之处是什么。
答：1）specparam 语句只能在延时的格式说明块（specify 块）中出现，而 parameter 语
句则不能在延时说明块内出现 2）由 specparam 语句进行定义的参数只能是延时参
数，而由 parameter 语句定义的参数则可以是任何数据类型的参数 3）由 specparam
语句定义的延时参数只能在延时说明块内使用，而由 parameter 语句定义的参数则可
以在模块内（该 parameter 语句之后）的任何位置说明。
三、 选择题：
1、下列标示符哪些是合法的（ B）？
A、$time B、_date C、8sum D、mux#
2、如果线网类型变量说明后未赋值，起缺省值是（D ）？
A、x B、1 C、0 D、z
3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr 被赋予的值
是（ A） ？
A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11
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春哥111
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