eda复习题终.pdf

【电子设计自动化】复习知识点： 1. **CPLD与FPGA**：大规模可编程逻辑器件（MPLD）主要包括两种类型，复杂可编程逻辑器件（CPLD）和现场可编程门阵列（FPGA）。CPLD通常是从通用阵列逻辑（GAL）发展而来的，基于查找表（LUT）结构。Altera公司的FLEX10K系列属于FPGA，而非CPLD。 2. **综合（Synthesis）**：综合是EDA设计流程的关键步骤，它将高级语言描述的电路转换为与特定FPGA/CPLD硬件结构映射的网表文件。这个过程不仅涉及到软件转换，还与目标器件的硬件结构密切相关。综合的结果可以是多样的，可以通过约束来满足速度、面积和性能的需求。 3. **IP核**：知识产权核（IP Core）是预先设计好的功能模块，分为软IP（描述性）、固IP（实现结构确定）和硬IP（物理实现如掩模）。硬IP通常提供掩模层或者已完成综合的网表文件。 4. **原理图输入设计**：这种方法直观易用，适合小规模设计，但不适合大型系统。原理图输入支持层次化设计，可以描述电路功能，但可能不适合复杂逻辑的表达。 5. **嵌套IF语句**：在VHDL中，嵌套的IF语句可以综合为带优先级的逻辑电路，实现复杂的逻辑操作。 6. **设计优化**：电子系统设计优化包括面积优化和速度优化。面积优化通过资源共享、逻辑优化和串行化来提高资源利用率和减少功耗；速度优化则采用流水线设计、寄存器配平和关键路径法。资源共享不属于速度优化，而是面积优化的方法。 7. **FPGA结构**：FPGA基于乘积项（Look-up Table，LUT）结构，通常采用SRAM，需要在每次上电时重新配置。MAX7000系列是CPLD，而非FPGA。 8. **VHDL实体与结构体**：实体描述器件的外部特性，而结构体描述器件的内部功能。 9. **不完整IF语句**：未完全定义的IF语句在综合后可以实现时序逻辑，因为它们可以包含记忆元件。 10. **子系统设计优化**：面积优化方法包括资源共享、逻辑优化和串行化。流水线设计和关键路径法是速度优化方法，寄存器配平既可以用于面积优化也可以用于速度优化。 11. **标识符规则**：VHDL中的标识符不能以数字开头，所以9moon是非法的。 12. **数字比较**：在VHDL中，数字比较时，2#1111_1110#表示2进制数，最大值是254；8#276#表示8进制数，最大值是222；10#170#表示10进制数，最大值是170；16#E#表示16进制数，最大值是14，因此2#1111_1110#最大。 13. **硬IP核**：硬IP提供最终的物理实现，如模型库或掩模，而不是功能描述或完成综合的网表。 14. **进程（PROCESS）**：VHDL的进程是一个无限循环，响应敏感列表中的信号变化而启动。它包括说明部分、结构体部分，但不包括“敏感信号”这部分，敏感信号是进程启动的触发因素。 15. **VHDL语言**：VHDL是一种结构化设计语言，可以声明局部变量，但这些变量仅限于当前进程内使用。 以上是根据题目内容总结的电子设计自动化相关知识点，涵盖了CPLD和FPGA的基本概念、综合过程、IP核的分类、设计方法、VHDL语言特点以及设计优化策略。这些知识是理解和应用EDA技术的基础。