(完整word版)EDA-VerilogHDL期末复习题总结必过.docx

【知识点详解】 1. **EDA技术与Verilog HDL**：EDA（电子设计自动化）是电子设计中的一个重要领域，它利用计算机软件工具进行芯片和电路板级别的设计、验证和实现。Verilog HDL是一种硬件描述语言，用于描述数字系统的结构和行为。 2. **FPGA与CPLD**：FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）是两种常见的大规模可编程逻辑器件。FPGA基于查找表（Look-Up Tables，LUTs）和可编程互连网络，而CPLD通常基于乘积项结构。FPGA基于SRAM，每次上电都需要重新配置，而CPLD的配置一般是非易失性的。 3. **FPGA配置**：基于SRAM的FPGA在断电后配置会丢失，因此在每次上电后需要通过配置设备重新加载配置数据。 4. **综合（Synthesis）**：综合是EDA设计流程的关键步骤，它将高级设计语言（如Verilog HDL或VHDL）转换为低级的门级网表，以适应FPGA或CPLD的物理结构。综合过程中可以设置约束来优化速度、面积和性能。虽然有标准的映射规则，但综合结果可能不是唯一最优的，因为它依赖于优化算法和设计规则。 5. **状态机**：Moore状态机的输出仅取决于当前状态，而Mealy状态机的输出则取决于当前状态和输入。Moore状态机的输出不会立即响应输入变化，而Mealy状态机的输出在时钟边沿会根据当前输入更新。 6. **硬件描述语言（HDL）**：Verilog HDL是最广泛使用的HDL之一，用于描述数字电路的结构和行为。 7. **Verilog端口声明**：`input [7:0] a;`声明了一个8位宽的输入端口。 8. **EDA设计流程**：正确的流程是：原理图/HDL文本输入 → 综合 → 功能仿真 → 适配 → 编程下载 → 硬件测试。 9. **标识符规则**：在Verilog中，标识符不能以数字开头，所以`9moon`是非法的。 10. **并行语句**：`case`语句是并行语句，而`process`、`assign`和元件例化是并行执行的；`case`语句在时序逻辑中并行选择路径。 11. **数组操作**：在Verilog中，`{a,b}`会将变量a和b按位连接，由于a是1位，b是3位，所以结果是4位的`4'b1001`。 12. **分支语句**：`repeat`语句不是分支语句，而是循环语句；`if-else`、`case`和`casez`是分支语句。 13. **数据类型**：在Verilog中，整型数据默认是32位的。 14. **FPGA结构与工作原理**：正确的描述是C，基于SRAM的FPGA在每次上电后必须配置。 15. **变量赋值**：`reg [7:0] A; A=2'hFF;`会将A赋值为8位的二进制数`8'b1111_1111`。 16. **异步复位**：异步复位通常在时钟的负边沿触发，代码描述中符合这一条件的是C。 17. **过程块与过程赋值**：在过程赋值语句中，表达式左边的信号通常是寄存器类型，但这并不意味着过程块内的所有语句都是可综合的，因为有些语句可能仅用于仿真。 这些知识点涵盖了EDA设计的基本概念，包括FPGA和CPLD的工作原理、Verilog HDL的语法、状态机设计、EDA设计流程、综合和仿真等核心内容。理解和掌握这些知识点对于进行数字系统设计至关重要。