fpga2021 复习题
FPGA 设计与应用技术 ---2021 复习题
一、填空题
1、本课程的讲授目标:了解一种新技术 EDA;掌握一种设计工具(器件:Altera
FPGA 软件:Quartus II);掌握一种语言 Verilog HDL。
2、使用 Quartus II 进行逻辑设计,常用的设计思想的输入方式有:原理图、
HDL 等。 3、高级语言 C 程序经过软件程序编译器形成 cpu 指令/数据代码流;
Verilog HDL 程序经过综合器形成电路网表文件
4、CPLD 是在 PAL,GAL 等类型器件的基础上发展起来的与或阵列型 PLD 器件,
大多数 FPGA 采用了查找表结构,其物理结构是静态存储器 SRAM.。
5、JTAG 边界扫描技术用于对高密度、引脚密集的器件和系统进行测试,如:
CPU,DSP,ARM,PLD 等。同时,JTAG 接口也被赋予了更多的功能:编程下载、
在线逻辑分析。 6、使用 Verilog HDL 进行逻辑设计,变量的值有 4 种状态:0、
1、x、z;
7、定义逻辑功能的几种基本方法:用 assign 持续赋值语句定义、用 always
过程块定义、调用元件(元件例化)。
8、整数按如下方式书写:+/- ' 即 +/-'size 为对应二进制数的宽度;base
为进制;value 是基于进制的数字序列。进制有如下 4 种表示形式: 二进制(b
或 B)、十进制(d 或 D 或缺省)、十六进制(h 或 H)、八进制(o 或 O) 9、
定义 reg 型标量型变量:reg qout; //变量名 qout
10、定义 wire 型向量:wire[7:0] databus; //databus 的宽度是 8 位
11、在状态机设计中使用一位热码定义 5 种状态,并定义状态变量:
parameter s0=5’b00001,s1=5’b 00010,s2=5’b 00100,s3=5’b 01000,
s4=5’b 10000; reg [4:0] state,next_state;
12、在状态机设计中使用顺序码定义 5 种状态,并定义状态变量:
parameter s0=3’b 000,s1=3’b 001,s2=3’b 010,s3=3’b 011,s4=3’
b 100; reg [2:0] state,next_state;
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