没有合适的资源？快使用搜索试试~
我知道了~
文库首页
开发技术
其它
数字时钟vhdl实现
数字时钟vhdl实现
4星
· 超过85%的资源
需积分: 18
27 下载量
29 浏览量
2018-11-10
15:24:01
上传
评论
3
收藏
3KB
VHD
举报
温馨提示
立即下载
数字时钟的VHDL实现，只有时钟和分钟，初学勿喷，共同讨论
资源推荐
资源评论
基于FPGA数字时钟的设计（VHDL代码）
浏览：180
5星 · 资源好评率100%
采用VHDL语言编写的数字时钟主要可以实现以下功能 （1）通电后从“00：00：00：00”开始显示，采用24小时制进行时间显示； （2）设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备； （3）具有倒计时功能。
VHDL语言的数字时钟
浏览：61
该数字时钟是用VHDL语言编写的，是完整的软件和硬件实现。内有详细的模块连接图、引脚连接图和详细的程序。
vhdl数字时钟
浏览：133
数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相 比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，数字时钟可 植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中 断控制的时间基准，具有广泛的用途。由于数字集成电路的发展使得数字时钟的精 度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大大 地扩展了钟表原先的单一报时功能[4
用vhdl语言设计的数字时钟
浏览：170
用vhdl语言设计的数字时钟 基于maxplus2软件的描述
用VHDL语言实现数字钟的设计
浏览：122
用VHDL语言实现数字钟的设计 word
VHDL实现的多功能数字时钟
浏览：30
5星 · 资源好评率100%
功能描述： 1、基本时、分、秒的显示（24时制） 2、支持年、月、日显示（闰年判断） 3、支持秒表功能，可计时、可暂停 4、能够实现闹钟的功能（音乐播放） 5、能够对以上各参数进行手动设置 6、支持LCD显示 附实验报告、使用说明和VHDL源码， 功能全面，可下载到DE2板上运行
VHDL设计数字电子时钟完整版
浏览：32
4星 · 用户满意度95%
有完整的代码，也有设计好的完整的程序工程， 拿到手后可以直接在Quartus2上运行，还附有设计报告，包含连接图和仿真图！
VHDL编写的数字钟(完整程序）
浏览：4
4星 · 用户满意度95%
这是我编写的一个数字钟的程序，采用元件例化的方法，把各个功能模块都加到了一个程序中，可以直接运行。。很值的。。。。。。
数字时钟（VHDL语言）
浏览：139
4星 · 用户满意度95%
在MAX+plusⅡ软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字时钟的硬件功能。
基于VHDL的数字时钟设计
浏览：92
数电课设，用VHDL做的数字时钟，开发板芯片型号为Altera 的 EP4CE6F17C8，时钟具有整点报时，数码管显示，设定时间，转换计时机制，复位的功能，有详细注释，编译器版本为Quartus II 18.0
vhdl实现的数字时钟
浏览：66
5星 · 资源好评率100%
所有源代码均经过作者自己调试通过。 在quartus 7.2环境下通过，包含仿真文件及7段二极管说明。实现了计时、清零、设置时间等基本功能
基于vhdl的数字时钟
浏览：171
关于数字时钟的vhdl做法，实现整点报时，校正等功能
vhdl 数字时钟
浏览：48
5星 · 资源好评率100%
可以用FPGA实现数码管的时钟显示，并且可以通过按键校时
数字时钟设计，用的是vhdl语言
浏览：159
4星 · 用户满意度95%
根据以上对于多功能数字钟的功能的描述，可以将整个的电路设计分为以下几个模块： 分频模块：由于实验电路板上所能提供的只有1Khz和6Mhz的信号，而本设计过 程的即时以及跑表模块需要1hz、100hz和4hz的时钟信号。 控制模块：为达到多动能数字钟在计时、校时、显示日历、跑表等不同的模块之间 切换，需要控制模块产生时序要不相冲突的控制信号，保证各个模块的功能有序的执行。 计时模块：在输入的1hz时
VHDL数字时钟
浏览：71
数字时钟,vhdl语言写的
数字钟VHDL
浏览：63
数字钟 可调时调分 调闹铃 可以实现一般闹铃的所有功能
基于vhdl时钟的设计与制作（附完整代码）
浏览：6
基于vhdl时钟的设计与制作（附完整代码） 非例话语句
VHDL数字钟
浏览：129
5星 · 资源好评率100%
此为使用VHDL写的一个数字时钟，附带闹钟和整点报时的功能，可以实现对数字钟及其闹钟时分秒的调整。显示使用六位共阴极数码管显示。
VHDL数字电子钟的设计
浏览：87
4星 · 用户满意度95%
能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能 具有复位功能 功能扩展：具有复位、整点报时提示、定时闹钟等功能 在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。
VHDL设计数字钟源代码
浏览：77
4星 · 用户满意度95%
采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (
数字钟VHDL源代码
浏览：2
数字钟源代码，实现了闹钟，校时，显示，和设置功能。
基于vhdl的数字时钟设计
浏览：134
本文档基于vhdl设计数字时钟并且带有置数和闹钟功能。
数字时钟vhdl设计
浏览：41
用VHDL进行的数字时钟设计，时钟频率为50MHZ
vhdl数字时钟设计
浏览：6
5星 · 资源好评率100%
1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。
简易数字时钟的设计vhdl
浏览：195
4星 · 用户满意度95%
①设计一个具有时、分、秒计时，6位时钟显示电路； ②该计时电路为24小时计时制。 实验报告的形式
clock.rar_vhdl数字时钟
浏览：166
用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低，分钟进行加计数，秒停 止计数，
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~
联系上传者
评论
weixin_44764462
2021-04-24
很好用，大部分内容通俗易懂 非常不错
m0_37716090
粉丝: 0
资源:
1
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场，查看用户热搜
最新资源
trackerNoCostPlanning.cpp
MySQL进阶篇学习笔记
Fig0309.tif
JBL One.apk
1996-2022年各省农村居民人均消费支出数据（无缺失）.xls
51单片机GPS+sim800c GSM定位短信LCD1602液晶显示 原理图+PCB+源码
测试数据测试数据测试数据
简单的SAR成像matlab代码
cutcamera1699880194026.png
GB-7714-2015 Zoetro的csl文件
资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！
点击此处反馈
安全验证
文档复制为VIP权益，开通VIP直接复制
信息提交成功
