简易数字时钟的设计vhdl
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2011-05-26
16:56:09
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EDA 实验报告书
姓名 学号 实验时间
课题名称
简易数字时钟的设计
实验目的
1.掌握各类计数器及将它们相连的方法；
2.掌握多个数码管显示的原理与方法；
3.掌握 EDA 的层次化设计方法；
4.了解用 VHDL 语言设计的思想；
5.了解整个数字系统的设计方法；
6.培养学生综合应用数字电路中所学到的理论知识去独立完成设计课题的能
力；
7 培养学生严肃认真的工作作风和严谨的科学态度。
设计要求
本实验课题的要求为：
① 设计一个具有时、分、秒计时，6 位时钟显示电路；
② 该计时电路为 24 小时计时制。
设计思路
1.首先，利用 24 进制的计数器和 60 进制的计数器的程序包来构造时钟的
“时”，“分”，“秒”位。
其次，利用 7 段数码显示管来接入时，分，秒的输入。
最后，连接这四部分即为实验所要求原理图。
2. 仿真各模块波形；
3.下载结果观察并记录。
4.延时分析。（总电路和各模块全部分析）。
设计原理
图及源程
序
24 进制计数器程序
资源评论
panda72012-09-04不错，写的挺有条理的
