基于FPGA数字时钟的设计（VHDL代码）

采用VHDL语言编写的数字时钟主要可以实现以下功能 （1）通电后从“00：00：00：00”开始显示，采用24小时制进行时间显示； （2）设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备； （3）具有倒计时功能。