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VLSI测试与可测性设计第10讲.pdf

半导体测试

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半导体测试：VLSI测试与可测性设计

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EE141

VLSI Test Principles and Architectures

Ch. 7 - Logic Diagnosis

Chapter 7

Logic Diagnosis

EE141

VLSI Test Principles and Architectures

Ch. 7 - Logic Diagnosis

Outline

 Introduction

 Combinational Logic Diagnosis

 Scan Chain Diagnosis

 Logic BIST Diagnosis

 Conclusion

EE141

VLSI Test Principles and Architectures

Ch. 7 - Logic Diagnosis

What would you do when chips fail?

 Is it due to design bugs?

 If most chip fails with the same syndrome when

running an application

 Is it due to parametric yield loss?

 Timing-related failure?

– Insufficient silicon speed?

 Noise-induced failure?

– supply noise, cross-talk, leakage, etc.?

 Lack of manufacturability?

– inappropriate layout?

 Is it due to random defects?

 Via misalignment, Via/Contact void, Mouse bite,

 Unintentional short/open wires, etc.

EE141

VLSI Test Principles and Architectures

Ch. 7 - Logic Diagnosis

Problem: Fault Diagnosis

Circuit

Under

Diagnosis

(CUD)

test patterns

expected response

faulty response

not equal !

Question: Where are the fault locations ?

a chip with defects inside

This chapter focuses more on diagnosis of defects or faults, not design bugs

EE141

VLSI Test Principles and Architectures

Ch. 7 - Logic Diagnosis

Diagnosis For Yield Improvement

Logic Diagnosis

Defect Mechanisms

A Set Of

Potential

Defect Locations

Golden

Reference

Model

Physical Failure Analysis

Scanning Electronic Microscope (SEM)

Focused Ion Beam (FOB)

Tune the Manufacturing

Process or Design

for Yield Improvement

Via void

Mouse bite, etc.

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