VLSI测试与可测性设计 第7讲.pdf

### VLSI测试与可测性设计：第7讲概览 #### 半导体测试：VLSI测试与可测性设计 本章节聚焦于VLSI（超大规模集成电路）测试及其可测性设计原则，特别关注逻辑内置自测（Logic BIST）的相关概念和技术。随着半导体技术的发展，对集成电路的测试变得日益复杂且成本高昂，因此引入了BIST技术以提高测试效率并降低测试成本。 #### 基础概念与设计规则 1. **基本概念**： - **Logic BIST**（逻辑内置自测）：一种在集成电路内部实现自我检测的方法，通过内置测试硬件来生成测试向量并对结果进行分析，以检测电路中的潜在故障。 - **BIST设计规则**：为确保Logic BIST的有效性和可靠性而制定的一系列设计指导原则。这些规则比传统的扫描测试更加严格，涵盖了电路结构、信号路径和时序控制等方面的要求。 2. **设计规则**： - 必须遵循所有扫描设计规则和特定于BIST的设计规则，以确保电路满足逻辑BIST的要求。 - 设计过程中应考虑X-绑定方法，即如何处理不确定状态（未知值“X”），这是BIST设计中的一个重要问题。 #### 测试模式生成与响应分析 1. **测试模式生成技术**：包括随机测试模式生成、伪随机测试模式生成等，用于产生能够有效检测故障的测试向量。 2. **输出响应分析技术**：通过对测试后输出信号的分析来评估电路的状态，识别可能存在的故障。 #### 逻辑BIST架构 1. **逻辑BIST系统的基本结构**通常包含以下几个部分： - **测试模式生成器（TPG）**：负责生成测试向量。 - **输出响应分析器（ORA）**：分析测试后的输出信号。 - **被测电路（CUT）**：待测试的逻辑电路。 - **逻辑BIST控制器**：协调整个BIST系统的操作。 2. **BIST技术分类**： - **在线BIST**：在电路正常运行期间执行的测试。 - **离线BIST**：在电路不处于工作状态时执行的测试。 - **功能离线BIST**：基于电路的功能行为进行测试。 - **结构离线BIST**：根据电路的具体物理结构进行测试。 - **并发在线BIST**与**非并发在线BIST**：前者可在电路正常运行的同时进行测试，后者则需要暂停电路的正常运行。 #### 故障覆盖率提升 1. **故障覆盖**：指测试能检测到的故障比例，是衡量测试效果的重要指标。 2. **增强策略**：通过优化测试向量的选择、改进输出响应分析算法等方式提高故障覆盖率。 #### BIST定时控制图 - **各种BIST定时控制图**：展示了不同BIST模式下时序信号如何控制测试过程的细节，对于理解BIST系统的运作机制至关重要。 #### 设计实践 - **实际应用案例**：介绍了如何将上述理论应用于具体的设计实践中，例如选择合适的测试模式生成技术、设计高效的输出响应分析器等。 #### 结论 通过本章的学习，读者可以了解到逻辑内置自测（Logic BIST）的基本原理、关键技术及其实现方法。面对现代半导体测试中的挑战，BIST技术不仅提供了更为高效、经济的解决方案，也为集成电路的安全可靠运行提供了有力保障。未来的研究将进一步探索更高级的BIST技术，以应对更加复杂的集成电路测试需求。