没有合适的资源?快使用搜索试试~ 我知道了~
veriloghdl数字设计与综合答案.doc (2).docx
1.该资源内容由用户上传,如若侵权请联系客服进行举报
2.虚拟产品一经售出概不退款(资源遇到问题,请及时私信上传者)
2.虚拟产品一经售出概不退款(资源遇到问题,请及时私信上传者)
版权申诉
0 下载量 59 浏览量
2023-03-04
19:57:16
上传
评论
收藏 22KB DOCX 举报
温馨提示
试读
9页
。
资源推荐
资源详情
资源评论
veriloghdl 数字设计与综合答案.doc
veriloghdl 数字设计与综合答案
【篇一:verilog 习题选答】
txt> 答:fpga 中,由程序来转换为可烧录的二进制码。ic 设计中,
主要是由 design-compiler 来实现。
2.能否说模块相当于电路图中的功能模块,端口相当于功能模块
的
接
3.assign 声明语句,实例元件,always 块,这三类描述中哪一种直
与电路结构有关?
4.由连续赋值语句(assign )赋值的变量能否是 reg 型的?
答:赋值运算分为连续赋值和过程赋值两种。
(1)连续赋值连续赋值语句只能对线网型变量进行赋值,而不能
对寄存器型变量进行
赋值,基本的语法结构为:assign #( 延时量) 线网型变量名= 赋
值
端
式
表达式; 一个线网型变量一旦被连续赋值语句赋值后,赋值语句右
赋值表达式的值将持续对赋值变量产生连续驱动,只要右端表达
任一操作数的值发生变化,就会立即触发对赋值变量的更新操作。
( 2 )过程赋值过程赋值主要用于两种结构化模块( initial 和
always )中的赋值语句。
在过程块中只能使用过程赋值语句,不能在过程块中出现连续赋
值
语句,同时过程赋值语句也只能用在过程赋值模块中。基本的语
法
结构为:被赋值变量赋值操作符赋值表达式,其中,赋值操作符
是
资源评论
G11176593
- 粉丝: 6678
- 资源: 3万+
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功