Verilog HDL数字设计与综合(第二版) 第七章课后习题答案.docx
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2022-06-20
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Verilog HDL 数字设计与综合（第二版） 第七章课后习题答案
1． 声明一个名为 oscillate 的寄存器变量并将它初始化为 0。使其每 30 个时间单位
进行一次取反
操作。不要使用 always 语句。提示：使用 forever 循环。 答：代码如下： reg
oscillate; initial begin oscillate<=0;
forever #30 oscillate<=~oscillate; end
2． 设计一个周期为 40 个时间单位的时钟信号，其占空比为 25%。使用 always 和
initial 块进行
设计。将其在仿真 0 时刻的值初始化为 0。 答：代码如下： reg clock; initial
clock<=0; always begin #30 clock<=1; #10 clock<=0; end
3． 给定下面含有阻塞过程赋值语句的 initial 块。每条语句在什么仿真时刻开始执
行？a，b，c
和 d 在仿真过程中的中间值和仿真结束时的值是什么？
答：仿真输出结果：
4． 在第 3 题中，如果 initial 块中包括的是非阻塞过程赋值语句，那么各个问题的
答案是什么？ 答：
第 7 章 行为级建模
79
最终 d 没有输出，因为 d<= #20 {a,b,c};语句执行的是先将 a，b，c 取值存储，在
20 个时间单位后将存储的值赋给 d，因为 b，c 在初始时刻没有值，所以 d 值也是不确定
的。
5． 指出在下面的 Verilog 代码中各条语句的执行顺序。其中是否含有不确定的执行
顺序？a，b，
c 和 d 的最终值是什么？
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