VerilogHDL数字设计与综合(第二版)第七章课后习题答案.docx
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2022-06-20
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1． 申明一个名为
oscillate
always
0。使其每 30 个时间单位进行一次取
反
的存放器变量并将它初始化为
forever
答： 代码以下：
reg oscillate;
initial
begin
oscillate<=
0;
forever #30
oscillate<=~oscillate;
end
2． 设计一个周期为 40 个时间单位的时钟信号，其占空比为
设计。将其在仿真 0 时辰的值初始化为
答： 代码以下：
25% 。使用 always 和 initial 块
进行
0。
reg clock;
initial
clock<=0
;
always
begin
#30
clock<=1;
#10
clock<=0;
end
3． 给定下边含有堵塞过程赋值语句的
initial 块。每条语句在什么仿真时辰开始履行？
a， b， c
和 d 在仿真过程中的中间值和仿真结束时的值是什么？
答：仿真输出结果：
4． 在第 3 题中，假如 initial 块中包含的是非堵塞过程赋值语句，那么各个问题的答案是什么？
答：
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