VerilogHDL数字设计与综合适合verilog的入门学习。必备的一本经典书。这个是他的答案
42 Verilog hDL数字设计与综合(第二版) 答:a是合法的;b、c不能以1和$开头;d是合法的。 声明下面的 Verilog变量: a.一个名为ain的8位向量线网; b.一个名为 address的32位寄存器,第31位为最高有效位;将此寄存器的值设置为十进制 数 C.一个名为 count的整数; d.一个名为 snap shot的时间变量; 一个名为 delays的数组,该数组中包含20个 Integer类型的元素; f.含有256个字的存储器MEM,每个字的字长为64位; g一个值为512的参数 cache size 答:定义如下: a wite [7: 0]a in b reg 31: 0] address=d3; c Integer count; d time snap shot; e integer delays[0: 191 f reg [63: O] MEM [O: 255]; g parameter cache size=5 12: 5.下面各条语句的输出结果是什么? a. latch=4'd12 Display( the current value of latch =%bn", latch) b. in reg=3d2; Monitor(Stime, "In register value=%bn,, in reg[2: 0D; c. define MEM SIZE 1024 Display( The maximum memory size is %h", MEM SIZE 答:仿真输出结果如下 a The current value of latch -1100 b #t OIn register value=010 e The maximum memory size is 00000400 注意: 1.本题屮的变量默认为长度正好相符,比如 latch=4dI2就相当于reg[3:0]atch 2.b中的sime代表时间,根据给 In reg这个寄存器赋值时间而变化,比如在第5秒对 In reg进行 赋值,就会显示:# 5In register value=010 第5章门级建模 43 答:模块代码如下 module stimulus; reg CLOCK; reg [3: O]REG IN; wire 33: O]REG OUt *本本 connect by name本本本布本本本本本本 shift reg srl( clock(CLOCK), reg in(REG IN),. reg out(REG OUT) endmodule 6.写出 REG IN,CLK和 REG OUT的层次名。 答:分别是: stimulus reg iN stimulus clK stimulus. REG OUT 7.写出模块实例sr及其端口 clock和 reg In的层次名。 答:分别是: stimulus.srl stimulus srl, cloc stimulussrl. reg in stimulus sr1. reg out 1.利用双输入端的nand门,用 Verilog编写自己的双输入端的与门、或门和非门,把它们分别 录命名为mor, my and和my_m0t,并通过激励模块验证这些门的功能。 timescale lns/lns input inI, in2 响脚串咖咖出**昨净串卓串毒串串非桌非 output out 浓**** my and***幸** wire out1 module my and(inl, in2, out) nand al(out, outl, out1); 第5章门级建模 41 nand a2(outl, inl, in2); endmodule enmod 本水高本高本称称本水串冶串本歌水水水冶 水来客来来宗水来水水水水客水水客客客靠 ※济淅米*冰*test素**济济※*※ 凇宋岑嘟岑 myor米x米*冰牢* 率窄率宰半容半宰牢率宰宰宰宰宰皆零容字零学窄宰 mo dule my or(inl, in2, out); module test input inl, in2 reg a, b output out wire and c, or c, not c wire outl out2 initial nand ol(out, outl, out2); nand o2(outl, inl, in1); a<=0:b<=0 nand o3(out2 in2 in2 #10a<=0b<=1 #10a<-1:b<一0; endmoaule #10a<=1:h<=1; #10 Sstop 冰kx*冰水冰*冰本冰*水睿水素冰农靠水岩 end 率*常率* tIly not**辈幸袋* 半半半字率容半容半零*零*零*率睿*容半容半非 my and yandi(a, b, and c); module my not(in, out my or myorl(a, b, or c) Input in; my not mynotl(a, not c) output out module nand nl(out, in, in) //a No Dall /test/b -No dal /test/and c-No Dall 4 /test/not.c -No Dall 2.使用上题中完成的myor, my and和 my not门构造一个双输入端的xor门,其功能是计算z xy十xy',其中x和y为输入,κ为输出;编写激励模块对x和y的四种输入组合进行测试仿 真。 答:在上题代码的基础上,添加如下代码:(注意,xor在仿真器中已自备,这里用 Iny xor) 水咖冰六本水冰本赤冰赤冰*冰崇水本者冶 来求涂 my xor*这* Xyxy***水*冰水 米米*来零米家宋零浆率率零求率求客岩率率 第5章门级建模 41 module my xor(inl, in2, out); nput inl in2 output out; wire not inl, not in2, out al, out a2 my not mynotl(inl, not in1); my not mynot2(in2, not in2); my and myandl(inl, not in2, out al) my and myand2(in2, not inl, out a2) my or myorl(out al, out a2, out) endmodule module test52 wire z, initial begin 0:y<-0 #10x<0y<=1 #10x=1y<=0 #10 #10 Sstop my_ xor myxor(x,y, z) enamoqule es52/ /est52/y1 /tes52/zSto 3.本章中的一位全加器使用乘积项之和的形式可以表示为: sum=a.b·cin+a’b·cin+a’.b’,cin+a.b’,cin3 cout=a·b+b·cin+a.cin 其中a,b和εi为输入,sum和cut为输出;只使用与门、或门、非门实现一个一位全加 器,写岀其 Verilog描述,限制是每个门最多只能有四个输λ端。编写激动模块对其功能进行 检查,并对全部的输入组合进行测试 ①上面两个习题中原书作者用“”表示取反操作,用“”表示与操作。—译者注 42 Verilog hDL数字设计与综合(第二版) 答:在前面的课程中已经学习过一位全加器的相关知识,一位全加器的电路如下所示: 按此电路图,采用门级措述代码如下: timescale lns/ins module full add(a, b, c in, sum, c out input a, b, c in; output sum, c out, wire sl s2 s3. 84.s5s6.S 7 nand(sl, a, b: nand(s2, a, s1); nand( s3, b, s1): nand(s4.s. S3) nand(s5, s4, c in nand(s6, s4, s5) nand (s/,so. c in nand(sum, s6, s7) nand(c out, s5, s1); endmodule module test53 reg a, b, C 1 wire sumc out initial a<=0;b<=0;cin<=0 #10a≤=0;b=0;ein=1; #10a≤=0;b<=1;ein<=0: #10a<=0;b<=1;cin<=1; #10a<=1;b<=0;cin<=0; 第5章门级建模 43 #10a=1b=0;cin==1; #10a<=1;b<=1;ein≤=0: #10a<=1b<=1;cin<=1; #10 Sstop initial Smonitor(Stime, a=%b, b%b, c in=%b, sum=%b, c out-%b", a, b, c in, sum, c out full add fadd(a, b, c in, sum, c out) endmodule 输出的数据和波形: # Oa=ob=0.c in=0. sum= 0.c out 0 10a=ob=0.c in=1 sum=lc out 0 20a=ob= lc in=osum=lc out= o # 30a=0.b-l.c in= 1. sum=0.c out I # 40a= 1, b=0.c in=0.sum= lc out 0 # 50a-1b-0c in-1. sutn-0c out-1 # 60a=1.b=1.c in=0.sum=0.c out- 1 # 70a=1.b=lc in=1. sum=1.c out- 1 Atest53/a /tes53/b Aes53/c in 1 Aest53/sum St Aes53/c_out St1 4.带有延迟的RS锁存器如下图所示,写出其带有延迟的 Verilog门级描述。编写其激励模块, 根据下面的输入-输出关系表对其功能进行验证。 #1 1 pb reset Ctl 第5章门级建模 41 答:代码如下 timescale lns/lns module my rs(reset, set, q, qbar) Input reset, set output q qbar nor#(1)nandI(q, reset, qbar) nor #(1)nanda(qbar, set, q endmod module test54 reg set, reset wire g, qbar, initial begin set<=O: reset<=1 #10 set<=O: reset<=0 #10 set =I reset =0 #10 set<=l: reset<=1 my_ rs rsI(reset, set, q, qbar); initial Smonitor(Stime, set=%b, reset=%b, q=%b, qbar%b", set, reset, q, qbar) 第5章门级建模 41 enamour 测试输出文件 # Osct-O, rcsc=1, q=x, qbar=x # Iset=o, reset=1, q= 0, qbarx # 2set=O, reset=1, 9=0, qbar 1 # 10set-O, reset=-0, 90, qbar- 1 # 20set=1, reset=0, q=0, qbar 1 # 21set- 1, reset=0, 90, qbar 0 # 22set=l, reset=0, q l, qbar 0 # 30set 1, reset=1, q=1, qbar= 0 # 3lset= l, reset=1, 90, qbar 0 理 wave- defat /test54/set /test54/reset /tests/a /tests/bar N ns 5.使用buf0和buff1设计一个二选一多路选择器,如下图所示: bufifl b2 bI fifi 门b1和b2的延迟说明如下所示: 最小值 典型值最大值 上升延迟 3 下降延迟