数字系统设计与Verilog HDL课后习题.pdf
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2022-06-22
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习题 1
1.1 现代 EDA 技术的特点有哪些？
1.2 什么是 Top-down 设计方式？
1.3 数字系统的实现方式有哪些？各有什么优缺点？
1.4 什么是 IP 复用技术？ IP 核对 EDA 技术的应用和发展有什么意义?
1.5 用硬件描述语言设计数字电路的优势是什么？
1.6 结合自己的使用情况谈谈对 EDA 工具的认识。
1.7 基于 FPGA/CPLD 的数字系统设计流程包括哪些步骤？
1.8 什么是综合？常用的综合工具有哪些？
1.9 功能仿真与时序仿真有什么区别？
1.10 FPGA 与 ASIC 在概念上有什么区别？
习题 2
2.1 PLA 和 PAL 在结构上有什么区别？
2.2 说明 GAL 的 OLMC 有什么特点，它怎样实现可编程组合电路和时序电路？
2.3 简述基于乘积项的可编程逻辑器件的结构特点。
2.4 基于查找表的可编程逻辑结构的原理是什么？
2.5 基于乘积项和基于查找表的结构各有什么优点？
2.6 CPLD 和 FPGA 在结构上有什么明显的区别？各有什么特点？
2.7 FPGA 器件中的存储器块有何作用？
2.8 Altera 的 MAX II 器件是属于 CPLD 还是 FPGA，请查阅有关资料并进行分析。
2.9 边界扫描技术有什么优点？
2.10 说说 JTAG 接口都有哪些功能。
2.11 FPGA/CPLD 器件未来的发展趋势有哪些？
习题 4
4.1 用 Verilog 设计一个 8 位加法器，进行综合和仿真，查看综合和仿真结果。
4.2 用 Verilog 设计一个 8 位二进制加法计数器，带异步复位端口，进行综合和仿真，查看
综合和仿真结果。
4.3 用 Verilog 设计一个模 60 的 BCD 码计数器，进行综合和仿真，查看综合和仿真结果。
习题 6
6.1 阻塞赋值和非阻塞赋值有什么本质的区别？
6.2 用持续赋值语句描述一个 4 选 1 数据选择器。
6.3 用行为语句设计一个 8 位计数器，每次在时钟的上升沿，计数器加 1,当计数器溢出时，
自动 从零开始重新计数。计数器有同步复位端。
6.4 设计一个 4 位移位寄存器。
6.5 initial 语句与 always 语句的关键区别是什么？
6.6 分别用任务和函数描述一个 4 选 1 多路选择器。
6.7 总结任务和函数的区别。
6.8 在 Verilog 中，哪些操作是并发执行的，哪些操作是顺序执行的？
6.9 试编写求补码的 Verilog 程序，输入是带符号的 8 位二进制数。
6.10 试编写两个 4 位二进制数相减的 Verilog 程序。
6.11 有一个比较电路，当输入的一位 8421 BCD 码大于 4 时，输出为 1,否则为 0,试编写出
Verilog 程序.
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