延迟锁相环

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延迟锁相环

: Matlab GPS-多径估计延迟锁相环算法(MEDLL) Matlab GPS_多径估计延迟锁相环算法(MEDLL)
评级：5 浏览量：57 收藏量：1 资源大小：28KB 上传时间：2023-10-07

: 基于改进延迟锁相环的高速低抖动时钟电路的开发与设计文中针对传统时钟产生电路精度低且抖动大的问题，开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明，当输入时钟信号频率为20～150 MHz时，输出时钟信号占空比稳定在（50±0.15）%，时钟抖动在0.8 ps...
评级：0 浏览量：104 收藏量：3 资源大小：986KB 上传时间：2021-04-16

: pll_test.zip_IO 设计_PLL_test_fpga pll_延迟芯片_延迟锁相环 PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要...
评级：0 浏览量：78 收藏量：1 资源大小：216KB 上传时间：2022-09-20

: matlab_实现gps卫星的跟踪功能_载波跟踪环采用锁频环辅助下的锁相环，码跟踪环采用延迟锁相环 载波跟踪环采用锁频环辅助下的锁相环，码跟踪环采用延迟锁相环。(Gps satellite tracking to achieve. Carrier tracking loop using the aid of frequency-locked loop PLL, code tracking loop using delay locked ...
评级：5 浏览量：258 收藏量：4 资源大小：3KB 上传时间：2022-05-15

: matlab-GPS-多径估计延迟锁相环算法(MEDLL) matlab_GPS_多径估计延迟锁相环算法(MEDLL)
评级：5 浏览量：283 收藏量：4 资源大小：13KB 上传时间：2022-05-04

: 行业-电子政务-具有占空比校正电路的模拟延迟锁相环.zip 行业-电子政务-具有占空比校正电路的模拟延迟锁相环.zip
评级：5 浏览量：43 收藏量：0 资源大小：1.17MB 上传时间：2021-11-19

: 电子政务-用于延迟锁相环的单端负反馈电荷泵.zip 电子政务-用于延迟锁相环的单端负反馈电荷泵.zip
评级：0 浏览量：36 收藏量：0 资源大小：284KB 上传时间：2021-09-17

: 论文研究-应用于手机DDR控制芯片的延迟锁相环设计 .pdf 应用于手机DDR控制芯片的延迟锁相环设计，李军，李章全，本文设计了一种采用0.18um CMOS工艺，工作电压为1.8V,应用于手机DDR 控制芯片端的延迟锁相环（Delay lock loop，DLL），对controller端延迟锁相环
评级：0 浏览量：149 收藏量：0 资源大小：528KB 上传时间：2019-08-15

: 模拟延迟脉冲锁相环的简单非相关TOA估计研究在基于平方率的能量检测脉冲超...提出了利用模拟延迟锁相环（ADLL）构建一种精确度高、实现简单的TOA估计算法；并对该算法性能进行了分析。仿真验证了该方法的有效性，并解决了在非视距（NLOS）环境下的精确测距问题。
评级：0 浏览量：71 收藏量：0 资源大小：294KB 上传时间：2020-10-21

: CMOS锁相环和延迟锁相设计与研究(北大硕士论文). 锁相环作为现代时钟电路的重要组成部分，已经成为超大规模集成电路中必不可少的一个模块，几乎所有的数字集成电路中都采用...关键词：锁相环、时钟产生、频率合成、鉴频鉴相器、电荷泵、压控振荡器、相位噪声、延迟锁环
评级：5 浏览量：600 收藏量：6 资源大小：1.76MB 上传时间：2011-05-18

: 基于级联延迟信号消除的锁相环（CDSC-PLL）技术MATLAB仿真基于级联型延迟信号消除（CDSC）的锁相环技术（CDSC-PLL），该锁相环克服了传统dq 锁相环在电网电压畸变或不对称时存在较大稳态误差的缺点。CDSC-PLL是在传统dq锁相环的控制环节中加入了一个 CDSC环节，即dqCDSCPLL...
评级：5 浏览量：89 收藏量：2 资源大小：122KB 上传时间：2023-11-04

: 基于流水线技术的全数字锁相环设计为了提高全数字锁相环的系统运行速度、降低系统功耗，同时提高锁相系统的动态性能与...利用流水线技术优化的整体电路能够减小系统延迟，降低系统总功耗。该锁相环可作为功能模块嵌入到片上系统，具有十分广泛的用途。
评级：0 浏览量：78 收藏量：1 资源大小：1007KB 上传时间：2020-10-15

: 基于锁相环的高速示波器等效采样系统设计采用小数分频锁相环芯片ADF4351作为采样时钟发生器，利用FPGA进行等精度测频，运用差频法顺序等效采样原理，设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样...
评级：0 浏览量：191 收藏量：0 资源大小：446KB 上传时间：2020-10-16

: 一种消除反馈延迟的全数字锁相环 一种消除反馈延迟的全数字锁相环，孙高阳，刘亚静，针对传统数字锁相环存在的反馈滞后造成系统动、静态性能退化的问题，本文提出一种消除反馈滞后一拍的方法，以无反馈滞后理想数字
评级：0 浏览量：122 收藏量：0 资源大小：450KB 上传时间：2020-02-03

: 一种锁定相位编程可调全数字锁相环设计目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛...
评级：0 浏览量：176 收藏量：0 资源大小：156KB 上传时间：2020-12-09

: FPGA内全数字延时锁相环的设计减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度...
评级：0 浏览量：535 收藏量：1 资源大小：2.88MB 上传时间：2018-01-10

: 零延迟时钟定时技术简介个构建模块是锁相环（PLL），它可以是常见的模拟类型或较新型的全数字设计。第二个构建模块是具有匹配传播延迟的两个（或更多）输出驱动器。第三个构建模块是PLL反馈路径中的可变延迟元件。此外，零延迟架构要求从...
评级：0 浏览量：93 收藏量：0 资源大小：636KB 上传时间：2021-01-20

: 基于无过冲环路滤波器的锁相环设计与验证在现有的方案中,通常利用反馈延迟链路或者可编程分频器消除瞬态过冲,但是锁定时间的优化结果不理想,并且存在电路结构较复杂、时序抖动和不匹配等问题。针对以上问题,提出一种在环路滤波器中引入负反馈的方法,用于...
评级：0 浏览量：71 收藏量：0 资源大小：7.15MB 上传时间：2023-02-24

: 一种宽带模拟延迟锁定环的设计 延迟锁相环的基本原理,对数字延迟锁相环和模拟延迟锁相环的特点进行了分析,由于模拟锁相环的结构简单,抖动性能好,本文选用了模拟延迟锁相环. 然后对现有的模拟延迟锁相环电路模块以及整体结构的设计方法进行了研究和...
评级：0 浏览量：107 收藏量：0 资源大小：21.75MB 上传时间：2018-10-12

: 改进型CMOS电荷泵锁相环电路的应用设计导读：本文首先介绍了锁相环系统的工作原理...　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相环的锁频范围。该电路基于Dongbu HiTek 0.18μm CMOS工艺设计，仿真结果表明，在1
评级：0 浏览量：274 收藏量：0 资源大小：710KB 上传时间：2021-01-20

: 模拟技术中的改进型CMOS电荷泵锁相环电路的应用设计导读：本文首先介绍了锁相环系统的工作原理...　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相环的锁频范围。该电路基于Dongbu HiTek 0.18μm CMOS工艺设计，仿真结果表明，在1
评级：0 浏览量：169 收藏量：0 资源大小：315KB 上传时间：2020-10-20

: T/4传输延迟PLL+delay-PLL+simulink仿真 T/4传输延迟PLL包含QSG部分，PD模块，LF模块，FPG模块。QSG部分的搭建主要运用了延时模块，Park模块的搭建运用了Bus Creator和Fcn模块来实现Park运算
评级：0 浏览量：129 收藏量：3 资源大小：23KB 上传时间：2022-11-09

: 用于零延迟缓冲器的PLL设计摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作...
评级：0 浏览量：125 收藏量：0 资源大小：265KB 上传时间：2021-01-20

: Cypress 高性能的零延迟缓冲器赛普拉斯半导体公司（Cypress Semiconductor）于近期宣布启动性能增强型零延迟缓冲器（ZDB）的生产。与面向高速通信和消费类设备的所有引脚兼容型产品相比，这些ZDB的性能更胜一筹。在现今市面上的同类产品中，CY23...
评级：0 浏览量：159 收藏量：0 资源大小：44KB 上传时间：2020-12-09

: 可实现快速锁定的FPGA片内延时锁相环设计系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步...
评级：0 浏览量：130 收藏量：0 资源大小：387KB 上传时间：2021-01-19

: 赛普拉斯推出业界最佳性能的零延迟缓冲器 10月18日，定时技术解决方案的世界领先供应商之一——赛普拉斯半导体公司(Cypress Semiconductor)于近期宣布启动性能增强型零延迟缓冲器(ZDB)的生产。与面向高速通信和消费类设备的所有引脚兼容型产品相比，这些ZDB...
评级：0 浏览量：90 收藏量：0 资源大小：54KB 上传时间：2020-11-29

: 锁相环开发+PLL芯片+LMX2595中文数据手册此配置中提供了精细的延迟调节（9ps分辨率），以解决板迹线的延迟差异。LMX2595中的输出驱动器在载波频率为15GHz时提供高达7dBm的输出功率。该器件采用单个3.3V电源供电，并具有集成的LDO，无需板载低噪声LDO。
评级：0 浏览量：85 收藏量：2 资源大小：3.82MB 上传时间：2023-12-26

: FPGA内全数字延时锁相环的设计.pdf 目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计.虽然用模拟的方法实现的DLL所占用的芯片面积更小,输出时钟的精度更高,
评级：0 浏览量：135 收藏量：0 资源大小：2.84MB 上传时间：2020-08-22

: 基于数字锁相环的晶振频率同步模块设计为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求，设计了一种基于数字锁相环的晶振同步系统。系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼...
评级：0 浏览量：114 收藏量：0 资源大小：232KB 上传时间：2020-10-20

: STM32系统时钟和延迟函数初始化 STM32有三种不同的时钟源可被用来驱动系统时钟(SYSCLK)： 1：HSI振荡器时钟（内部时钟）2：HSE振荡器时钟（外部时钟，即晶振所提供）3：PLL时钟（锁相环时钟）下面一起来看看
评级：0 浏览量：1070 收藏量：0 资源大小：178KB 上传时间：2020-07-14

: DLL使用介绍 DLL使用介绍
评级：5 浏览量：274 收藏量：0 资源大小：1001KB 上传时间：2012-06-23

: 内置于FPGA芯片中的延迟锁相坏本文采用了一种全数字的电路结构设计了内置于FPGA芯片中的延迟锁相坏结构。主要创新点包括:将传统DLL中的用模拟方式实现的环路滤波器和压控延迟线改进为数字方式，避免了模拟电路缺乏稳态，对噪声敏感，抗干扰性能...
评级：4 浏览量：69 收藏量：0 资源大小：5.79MB 上传时间：2010-09-20

: 基于FPGA的相控阵延迟聚焦算法的实现本设计是基于FPGA平台，巧妙地借助FPGA内部集成的增强型锁相环，实现延迟细分算法的硬件电路。并且在modelsim上对设计结果进行验证。主控平台可以完成的扫描模式是扇形扫描，完成相控阵的聚焦法则，最终输出十六个...
评级：5 浏览量：442 收藏量：3 资源大小：2.51MB 上传时间：2013-08-04

: 电子测量中的用于零延迟缓冲器的PLL设计摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作...
评级：0 浏览量：62 收藏量：0 资源大小：208KB 上传时间：2020-11-09

: EDA/PLD中的可实现快速锁定的FPGA片内延时锁相环设计系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步...
评级：0 浏览量：87 收藏量：0 资源大小：279KB 上传时间：2020-11-07

: 光纤稳相微波频率传输中相干瑞利噪声的影响与抑制研究了基于往返相位校正的光纤稳相传输理论，建立了稳相传输的理论模型，搭建了基于光电延迟锁相环的光纤稳相传输实验系统，理论分析并实验研究了相干瑞利散射噪声对系统传输相位稳定性的影响。研究发现相干瑞利散射...
评级：0 浏览量：98 收藏量：0 资源大小：3.71MB 上传时间：2021-02-06

: 基于FPGA的VGA显示控制器的设计此FPGA逻辑资源丰富，其内有30万个系统门，6912个逻辑单元(LC)，1536个可配置逻辑快(CLB)，64Kbit的块RAM，146个可用的I/O口，4个数字延迟锁相环(DLL)。块RAM可实现大量数据的内部存储，延迟锁相环可对时钟进行管理...
评级：0 浏览量：123 收藏量：0 资源大小：145KB 上传时间：2020-10-23

: 直扩系统伪码精确同步及FPGA实现 (2005年) 在扩频信号数字化后采用相关、视频累积和DLL延迟锁相环求累积值的基础上，提出了一种改进的伪随机码（PN码）跟踪环。利用DLL延迟锁相环S型签相曲线中间部分的线性特点，采用最小二乘法，通过极大似然参数估计进一步...
评级：0 浏览量：138 收藏量：0 资源大小：1.23MB 上传时间：2021-05-20

: 扩频系统中低复杂度多径消除技术研究 (2009年) 为了消除扩频系统中的多径于扰,文章基于稳态零点不变的原则对多径估计延迟锁相环(MEDLL)进行研究及改进。文中给出了伪码跟踪环路的结构框图,并建立了多径于扰下环路的数学模型。在只考虑一路多径于扰信号的情况下...
评级：0 浏览量：53 收藏量：0 资源大小：362KB 上传时间：2021-06-13

: Xilinx FPGA全局时钟和第二全局时钟资源的使用方法目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对...为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，的Virtex II器件多可以提供16个全
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: EDA/PLD中的Xilinx FPGA全局时钟和第二全局时钟资源的使用方法目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的...为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可
评级：0 浏览量：253 收藏量：0 资源大小：68KB 上传时间：2020-11-25

: 基于简单的FIFO提供数据宽度转换许多设计需要FIFO弹性缓冲器，在不同时钟速率的次系统和通道的需求...这个方法使用了片上DLL（延迟锁相环）宏、分布式存储器和简单的计数器逻辑（图2）。　FIFO输入数据的宽度为8位；然而，输出数据的宽度为16位
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: 数字电源设计DSP逆变器设计AD电源DC电源开发论文资料145个合集.zip 多相位数字延迟锁相环研究与设计.pdf 字控制弧焊逆变电源系统的MATLAB仿真研究.pdf 小功率高功率密度DCDC模块电源的研究.pdf 小型高压开关电源设计.pdf 峰值电流控制PWM升压开关电源IC设计.pdf 嵌入式控制器软件设计...
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: 数字时钟管理器 Spartan-3、Spartan-3E、Spartan-3A和Spartan-3AN器件都提供了高性能的数字时钟管理器(Digital Cloak Manager，DOM)，它是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DelayLocked Loop，DLL)模块。在时钟的...
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: 一种新型高精度DLL鉴相器设计本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的...对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求.
评级：0 浏览量：307 收藏量：1 资源大小：562KB 上传时间：2021-02-22

: UWB定位系统FPGA基带处理设计基于到达时间差（TDOA）算法，设计了...利用FPGA中数字时钟管理器（DCM）的相移器功能模块（PS）构成延迟锁相环（DLL），测得到达传感器的窄脉冲相对于同步时钟的时刻。原理验证系统定位精度优于40 cm，达到设计要求。
评级：0 浏览量：75 收藏量：2 资源大小：355KB 上传时间：2020-10-17

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