现场可编程门阵YSJ(FPGA)的发展已经有二十多年，从最初的1200门发展到了
目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、
消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。
在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟
偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，
减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其
各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面
积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用
性等多方面考虑，我们更愿意采用数字的方法来实现。
本论文是以Xilinx公司Virtex．E系列FPGA为研究基础，对全数字延时锁相
环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模
块电路。
本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体
管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量
的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL
模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，
为开发自我知识产权的FPGA奠定了坚实的基础。
本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL
和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作
原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路
进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog．XL对
部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真
工具是HSIM。
本设计采用TSMC O．18岬CMOS工艺库建模，设计出的DLL工作频率范围
从25MHz到400MHz，工作电压为1．8V，工作温度为．55℃。125℃，最大抖动时
间为28ps，在输入100MHz时钟时的功耗为200roW，达到了国外同类产品的相应
指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1．5、2、摘要
2．5、3、4、5、8、16时钟分频等时钟频率合成功能
