VERILOG源码Xilinx

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VERILOG源码Xilinx

: Spartan6 FPGA 3-8译码器实验VERILOG源码 Xilinx ISE14.6 工程文件.zip Spartan 6 FPGA 设计3-8译码器实验VERILOG源码 Xilinx ISE14.6 工程文件 //4个拨码开关，SW3作为总开关，SW4/SW5/SW6这3个拨码开关输入结果点亮LED D2/D3/D4/D5/D6/D7/D8/D9的某一个 module sp6( input ext_clk_25m,...
评级：0 浏览量：244 收藏量：1 资源大小：166KB 上传时间：2021-12-13

: Spartan 6 FPGA 设计经典流水灯实验VERILOG源码 Xilinx ISE14.6 工程文件.zip Spartan 6 FPGA 设计经典流水灯实验VERILOG源码 Xilinx ISE14.6 工程文件 //拨码开关SW3作为开关信号，导航按键UP和DOWN作为LED流动方向控制信号，实现8个LED开关、方向可控的流水灯功能 module sp6( input ext_...
评级：5 浏览量：248 收藏量：2 资源大小：276KB 上传时间：2021-12-09

: Spartan 6 FPGA设计PLL实例实验VERILOG源码 Xilinx ISE14.6 工程文件.zip Spartan 6 FPGA设计PLL实例实验VERILOG源码 Xilinx ISE14.6 工程文件 //4个不同频率的时钟，进行不同的分频，实现同样的LED闪烁频率 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n...
评级：0 浏览量：168 收藏量：1 资源大小：1.67MB 上传时间：2021-12-09

: Spartan 6 FPGA 设计HC-SR04超声波测距实验VERILOG源码 Xilinx ISE14.6 工程文件.zip Spartan 6 FPGA 设计HC-SR04超声波测距实验VERILOG源码 Xilinx ISE14.6 工程文件 /每秒产生1个超声波测距模块所需的10us高脉冲激励，并用chipscope pro查看回响信号 module sp6( input ext_clk_25m, //外部输入25...
评级：0 浏览量：245 收藏量：2 资源大小：2.24MB 上传时间：2021-12-09

: Spartan 6 FPGA 设计4位8段数码管累加显示实验VERILOG源码 Xilinx ISE14.6 工程文件.zip Spartan 6 FPGA 设计4位8段数码管累加显示实验VERILOG源码 Xilinx ISE14.6 工程文件 ///////////////////////////////////////////////////////////////////////////// module seg7( input clk, //时钟信号，25...
评级：5 浏览量：192 收藏量：1 资源大小：1.68MB 上传时间：2021-12-09

: FIFO_verilog_XILINXFPGA_ 这是xilinxFPGA的FIFOIP核的控制源代码，里面的程序可以控制IP核，如果需要FIFO更详细的配置教程，请查看里面的连接
评级：0 浏览量：251 收藏量：1 资源大小：2KB 上传时间：2021-10-04

: Xilinx FPGA工程例子源码 VERILOG设计源码学习资料合集 (78个).zip Xilinx FPGA工程例子源码 VERILOG设计源码78个合集： 1024点FFT快速傅立叶变换.zip AD7266的Verilog驱动程序.zip BOOTLOADER (基于Platform Flash).rar ChipScope使用示例.zip DDR SDRAM控制器verilog代码.zip DDR ...
评级：5 浏览量：2217 收藏量：45 资源大小：100.96MB 上传时间：2021-12-10

: verilog语言xilinx FPGA检测1101序列整个工程文件包含源码是使用xilinx FPGA xc7a35tcsg324-1开发板进行验证，如果不同开发板的话改一下最后的约束文件即可，噢对。。是vivado编译的，嗯，其他的应该没啥了，序列是靠按键手动输入，带清零功能
评级：0 浏览量：169 收藏量：0 资源大小：603KB 上传时间：2020-11-10

: XILINX FPGA SPARTAN6 UART串口通信实验 VERILOG逻辑例程源码 ISE14.7工程文件.rar XILINX FPGA SPARTAN6 UART串口通信实验 VERILOG逻辑例程源码 ISE14.7工程文件 module uart_test(clk50, rx, tx, reset); input clk50; input reset; input rx; output tx; wire clk; //clock for 9600 uart port ...
评级：5 浏览量：331 收藏量：2 资源大小：351KB 上传时间：2022-07-14

: 8输入通道串行IO接口12位AD转换器 ADS7844E verilog驱动Xilinx vivado工程源码.zip 8输入通道串行IO接口12位AD转换器 ADS7844E verilog驱动Xilinx vivado工程源码: module DIN( input CLK_i, //50M input DOUT, output SCLK, output reg BUSY, output reg CS, output reg DIN ); reg clock5...
评级：5 浏览量：349 收藏量：0 资源大小：1.23MB 上传时间：2022-04-19

: Xilinx FPGA SPARTAN6 UART串口通信测试 ISE工程Verilog源码+硬件参考设计PDF原理图 Xilinx FPGA SPARTAN6 XC6SLX9 UART串口通信测试 ISE工程Verilog源码+硬件参考设计PDF原理图 // 默认波特率：9600 // 读寄存器命令：72 30 31 0D 72:r 30 31:地址01 0D结束符 // 写寄存器命令：77 30 31 AA 0D 77:...
评级：0 浏览量：2 收藏量：0 资源大小：2.19MB 上传时间：2024-05-27

: CPLD 配置 xilinx fpga 的verilog 源代码（只有注册用户可下载） LBHIDDEN[0]LBHIDDEN[这个贴子最后由jackzhang在 2003/09/13 10:55am 第 1 次编辑] CPLD型号：XC9572xl(XC9536XL也可能可以用，没有试过） FPGA型号：SPARTNII系列（要修改FLASH ROM的地址长度） ...
评级：4 浏览量：214 收藏量：1 资源大小：3KB 上传时间：2019-08-26

: Xilinx SPARTAN6 XC6SLX9 ADC-TLC1549测试ISE工程Verilog源码+硬件参考PDF原理图 Xilinx FPGA SPARTAN6 XC6SLX9 ADC_TLC1549测试 ISE工程Verilog源码+硬件参考设计PDF原理图, 温度采集，通过数码管显示温度 module ADC_top( input fpga_clk, //50MHz input system_rst, //低电平复位 ...
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: Xilinx SPARTAN6 XC6SLX9 FPGA SDRAM测试 ISE工程Verilog源码+硬件PDF原理图基于Xilinx FPGA SPARTAN6 XC6SLX9 FPGA SDRAM测试 ISE工程Verilog源码+硬件PDF原理图 module top_tb; // Inputs reg mclk; reg system_rst; // Outputs wire good; wire error; wire [1:0] dqm; wire [12...
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: 千兆UDP的Verilog实现源码该源码包含详细注释，并附上全部设计测试记录，在本人的博文中也有介绍，欢迎需要的朋友下载，并希望能多多交流，分享，一起学习、探讨！
评级：5 浏览量：1771 收藏量：35 资源大小：8.54MB 上传时间：2018-10-16

: XILINXFPGA源码Verilog实现闰年的判断 XILINXFPGA源码Verilog实现闰年的判断(ISE8.21中调试通过)提取方式是百度网盘分享地址
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: lab7_FPGAverilog_xilinx蓝牙_源码使用vivado和Xilinx开发板实现蓝牙远程控制，开发板为Xilinx Artix-7
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: XILINXFPGA源码在FPGACPLD中实现AD或DA文档(英文Verilog) XILINXFPGA源码在FPGACPLD中实现AD或DA的文档(英文Verilog)提取方式是百度网盘分享地址
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