VHDL,计时,FPGA

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VHDL,计时,FPGA

: 基于FPGA数字时钟的设计（VHDL代码）采用VHDL语言编写的数字时钟主要可以实现以下功能（1）通电后从“00：00：00：00”开始显示，采用24小时制进行时间显示；（2）设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好...
评级：5 浏览量：5204 收藏量：19 资源大小：5KB 上传时间：2022-02-18

: VHDLqiangdaqi.rar_VHDL/FPGA/Verilog_VHDL_ VHDL四路抢答器该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。
评级：5 浏览量：82 收藏量：0 资源大小：7KB 上传时间：2021-08-12

: keshengsheji.zip_VHDL/FPGA/Verilog_VHDL_ 基于altera公司的cycloneIII的课程设计，主要功能是选手抢答，有倒计时功能，一名选手抢答后其他人无法抢答，倒计时同时停止，若没人抢答，则倒计时归位。
评级：5 浏览量：47 收藏量：0 资源大小：1.45MB 上传时间：2021-08-11

: ewgweg.rar_VHDL/FPGA/Verilog_VHDL_ 5959计时器及用数码管显示出来其中包括顶层程序和子程序
评级：0 浏览量：42 收藏量：0 资源大小：2KB 上传时间：2021-08-11

: CANDY1.rar_VHDL/FPGA/Verilog_VHDL_ 用VHDL实现的数字钟，实现消抖，计时，显示分秒，秒表等功能
评级：0 浏览量：144 收藏量：0 资源大小：1KB 上传时间：2021-08-12

: EDA-FPGA-traffic.rar_VHDL交通灯_fpga 该设计严格按照现实中的交通灯设计，利用vhdl硬件描述语言实现，设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，...
评级：5 浏览量：255 收藏量：5 资源大小：3.33MB 上传时间：2022-07-14

: lanqiu24s8.rar_VHDL/FPGA/Verilog_VHDL_ 篮球24s计时。计时器递减计数到零时，数码显示器显示‘0’并停止，同时发出报警信号
评级：5 浏览量：77 收藏量：1 资源大小：417KB 上传时间：2021-08-11

: altera_fpga.zip_FPGA 抢答器_vhdl倒计时_倒计时 FPGA_抢答器_抢答器FPGA 用VHDL编写的四路抢答器，附有加减分功能，答题倒计时等。
评级：5 浏览量：123 收藏量：0 资源大小：1.03MB 上传时间：2022-07-14

: LED.rar_VHDL/FPGA/Verilog_VFP_ led数字钟实现时、分计时大学法规定地方官方宣传大概
评级：0 浏览量：35 收藏量：0 资源大小：8KB 上传时间：2021-08-12

: main.zip_VHDL/FPGA/Verilog_C++_ 日期显示功能，时间显示功能，秒表计时功能，定时功能。
评级：0 浏览量：62 收藏量：0 资源大小：4KB 上传时间：2021-08-11

: fpga时钟vhdl-2.zip 4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别： 5. 报告的话博客专栏里面只是展示了一小部分。链接：...
评级：0 浏览量：476 收藏量：5 资源大小：9.52MB 上传时间：2021-06-25

: 论文研究-基于VHDL的综合计时系统 .pdf 基于VHDL的综合计时系统，周雷，许文建，本文介绍了基于VHDL语言的综合计时系统。该计时系统实现年、月、日、星期以及时间的计时，并通过调整键实现对时间的调整。
评级：0 浏览量：84 收藏量：0 资源大小：344KB 上传时间：2019-08-15

: 用VHDL语言编写的计时秒表程序基于FPGA，用VHDL语言编写的计时秒表程序，运行成功，可供大家参考使用。
评级：0 浏览量：912 收藏量：3 资源大小：2.72MB 上传时间：2012-09-20

: 基于FPGA的1_100s计时器基于FPGA的1_100s计时器，本计时器包括5个模块：键输入模块、时钟分频模块、开关及控制模块、时钟定时模块、显示模块，以完成1/100s计时器所界定的功能。
评级：0 浏览量：512 收藏量：3 资源大小：2.91MB 上传时间：2013-06-11

: 基于quartus ii的FPGA可设定24小时计时器基于quartus ii的FPGA可设定24小时计时器,一个简单的小程序
评级：0 浏览量：2357 收藏量：7 资源大小：854KB 上传时间：2018-12-16

: 用状态机编写的VHDL60分计时器本文给出的是一个用状态机编写的VHDL60分计时器程序。
评级：0 浏览量：310 收藏量：1 资源大小：22KB 上传时间：2020-07-25

: eda实验计时器_EDA_vhdl_EDA实验计时器_ EDA课程用VHDL语言实现计时器，包括VHDL程序和在quarrasⅡ平台上的工程文件和硬件平台Cyclone III FPGA实现的完整文件。
评级：5 浏览量：467 收藏量：0 资源大小：44KB 上传时间：2021-10-01

: vhdl.rar_10计数器 vhdl_VHDL一秒计数器_VHDL秒计数模块_VHDL计时器模块_秒计数器模块 10秒计数器模块ＶＨＤＬ源程序，在FPGA中实现计数器功能
评级：5 浏览量：116 收藏量：0 资源大小：1.25MB 上传时间：2022-09-23

: DianZiZhong.zip_VHDL-FPGA-Verilog_verilog 数字钟_verilog数字钟_数字钟 ver 智能数字钟完整Verilog HDL代码，数码管显示，三个按键控制，能完整显示年月日和时分秒及对其的调整设置，能设置闹钟，有秒表，有10秒倒计时
评级：5 浏览量：184 收藏量：2 资源大小：10KB 上传时间：2022-09-14

: FPGA VHDL硬件语言设计的基本程序模块锁存，报警，计时基本模块程序，FPGA VHDL硬件语言设计的基本程序模块内容详细，经过仿真验证，可以准确实现所描述的功能，可用于多种功能实现程序的使用。
评级：0 浏览量：111 收藏量：0 资源大小：19KB 上传时间：2020-04-20

: 基于FPGA采用VHDL语言进行的出租车计费系统设计与实现利用VHDL语言设计出来的出租车计费器系统将实现计程模块、计时模块以及动态扫描模块等设计方法与技巧。计程模块将用计数器来完成，计数器对脉冲数计数，然后提供给程序数据。通过不同的信号，然后用比较器可以让我们...
评级：0 浏览量：69 收藏量：1 资源大小：13.34MB 上传时间：2024-04-06

: 基于FPGA的出租车计费系统的设计+VHDL源码+详细说明文档介绍了一个以可编程逻辑芯片为控制核心...出租车计费器系统的组成及工作原理，以及在EDA平台上用单片FPGA器件构成该数字系统的设计思想和实现过程。包括计程模块、计费模块、计时模块、译码动态扫描模块等的设计方法。
评级：5 浏览量：1090 收藏量：5 资源大小：2.87MB 上传时间：2022-06-01

: 基于FPGA的数字钟实现,maxplusII开发VHDL编程基于FPGA的数字钟实现,maxplusII开发VHDL编程。完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，本数字钟具备准确计时，以数字形式显示时分秒的时间，校正时间，秒表等功能。由于数字集成...
评级：0 浏览量：157 收藏量：0 资源大小：2.33MB 上传时间：2022-05-08

: 基于fpga的vhdl语法的倒计时计数器（包含两个分频器，一个数码管驱动电路，一个计数器）用ise实现的，语法vhdl，从16到0的减法计数并显示，同时有仿真，可以下载到黑金ax309
评级：0 浏览量：715 收藏量：1 资源大小：1KB 上传时间：2019-09-21

: FPGA课程设计——交通灯设计。红绿灯时间按键可调。工程.v文件。 FPGA课程设计——交通灯设计题目要求（1）以车为主体，绿灯、黄灯、红灯、绿灯依次点亮；（2）十字路口，具有两组红绿灯；（3）采用倒计时显示剩余时间，数码管动态显示；（4）红绿灯时间按键可调。
评级：5 浏览量：3478 收藏量：24 资源大小：4KB 上传时间：2022-06-18

: VHDL语言实现了一个带有小数位的正计时功能的计时器实现了一个带有小数位的正计时功能的计时器，按下reset键系统复位，key1开始计时，key2暂停计时，按下按键蜂鸣器会发出响声
评级：0 浏览量：104 收藏量：1 资源大小：4.09MB 上传时间：2023-01-01

: 自动售货机的VHDL设计程序本系统中包括六个主要模块，分别为选择商品模块、投币模块、计时模块、出货模块、找零模块、显示模块，用VHDL语言描述各个子模块，并实现各子模块和总体系统的互相调用。将程序在MaxPlus Ⅱ软件平台上进行编译仿真，...
评级：0 浏览量：154 收藏量：2 资源大小：5KB 上传时间：2023-07-06

: 基于fpga数字电子时钟（vhdl）数字电子时钟我把它分为三个模块来完成设计：分频模块，计时模块和显示模块。每一部分又可以分成若干个子文件。简单的描述一下这三个模块的功能。
评级：0 浏览量：198 收藏量：1 资源大小：5KB 上传时间：2011-04-29

: 1、24小时精准计时 2、十、分、秒可调 3、每逢整点让蜂鸣器鸣叫1秒钟（可以自行发挥加上闹钟设置） 1、24小时精准计时 2、十、分、秒可调 3、每逢整点让蜂鸣器鸣叫1秒钟（可以自行发挥加上闹钟设置）
评级：0 浏览量：141 收藏量：0 资源大小：199KB 上传时间：2022-01-29

: VHDL 实现秒表的控制利用VHDL实现一小时的秒表计时，适合于初学者对VHDL语言的学习
评级：0 浏览量：221 收藏量：1 资源大小：4KB 上传时间：2013-06-05

: 基于FPGA用VHDL语言设计的12小时制时钟基于FPGA用VHDL语言设计的12小时制时钟，具有清零暂停功能
评级：0 浏览量：201 收藏量：0 资源大小：1.01MB 上传时间：2012-10-28

: 基于FPGA的数字秒表设计与实现在Quartus II软件平台的基础上，基于VHDL语言及图形输入，采用FPGA设计了一款数字秒表，同时，给出了数字秒表系统设计方案及各个功能模块的设计原理。通过对系统进行编译、仿真，并下载到Cyclone系列EP2C5Q208C8器件...
评级：5 浏览量：2042 收藏量：7 资源大小：210KB 上传时间：2020-10-17

: 课程设计报告含代码秒表这是本人的课程设计报告，内含各个模块的完整代码及仿真截图，功能如下：此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时，再次按下start键后，停止计时，用FPGA开发板上的...
评级：0 浏览量：212 收藏量：0 资源大小：200KB 上传时间：2017-03-18

: 课程设计-数字钟_带演示视频_fpga_vhdl_数字钟_数字秒表_ 具有计时设置时间闹钟秒表功能的数字钟设计外设矩阵键盘
评级：0 浏览量：144 收藏量：1 资源大小：13.13MB 上传时间：2021-10-03

: 基于FPGA设计出租车计费系统VHDL语言quartus工程源码+FPGA板原理图+设计文档说明.zip 基于FPGA设计出租车计费系统VHDL语言quartus工程源码+FPGA板原理图+设计文档说明本文介绍了一个以可编程逻辑芯片为控制核心的出租车计费器系统。简述了出租车计费器系统的组成及工作原理，以及在EDA平台上用单片...
评级：0 浏览量：36 收藏量：2 资源大小：13.32MB 上传时间：2024-05-07

: 基于fpga的会议发言限时器该项目通过FPGA芯片完成，分为软件和硬件设计，软件主要通过VHDL语言完成会议发言限时器，硬件设计外围电路，完成实物。二、基本要求 1. 设置0-99分限时功能，用四位数码管显示。 2. 具有暂停和继续计时功能。 3. ...
评级：5 浏览量：162 收藏量：3 资源大小：7.23MB 上传时间：2022-06-21

: 基于FPGA的数字日历设计　本文介绍如何利用VHDL 硬件描述语言设计一个具有年、月、日、星期、时、分、秒计时显示功能，时间调整功能和整点报时功能的数字日历。在Quartus Ⅱ开发环境下，采用自顶向下的设计方法，建立各个基本模块，再构...
评级：0 浏览量：731 收藏量：7 资源大小：327KB 上传时间：2021-01-19

: 基于FPGA的抢答器，人数任意设置，倒计时，抢答编号显示和蜂鸣器指示，含中文注释基于FPGA的抢答器，VHDL语言设计。人数任意设置，倒计时任意设置，分频系数任意设置。数码管显示抢答编号。蜂鸣器提示。代码含中文注释。
评级：0 浏览量：548 收藏量：2 资源大小：5KB 上传时间：2020-09-24

: ZX_2开发板fpga秒表设计（VHDL语言，含程序工程文件和源代码文本文件） 1、秒表接口设计技术要点： 1）秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，...当计时达60分钟后，蜂鸣器鸣响10声。
评级：0 浏览量：159 收藏量：1 资源大小：3.59MB 上传时间：2019-01-11

: 基于FPGA的多功能数字钟设计该方案采用VHDL和原理图相结合的设计输入方式，在QuartusⅡ开发环境下完成设计、编译和仿真，并在FPGA硬件开发板上进行测试，实验证明该设计方案切实可行，对FPGA的应用和数字钟的设计具有一定参考价值。
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: 抢答器设计-FPGA 本设计采用的是杭州康芯电子有限公司生产的GW48系列/SOPC/EDA实验开发系统，FPGA目标芯片型号为Altera公司的Cyclone系列中的EPIC6Q240C8。芯片配置成功后锁定引脚下载即可进行硬件测试：选择实验电路结构图NO.5，使...
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: 基于VHDL语言的交通灯控制系统基于VHDL语言的交通灯控制系统，红黄绿灯自动转换以及倒计时，以及其它功能
评级：0 浏览量：279 收藏量：0 资源大小：5KB 上传时间：2016-01-09

: 一个FPGA实现的八人抢答器该抢答器使用VHDL语言编写，能实现：（1）能够进行多路抢答，抢答台数为8. （2）能够在抢答开始后进行20秒倒计时，20秒倒计时后无人抢答则显示超时，并报警。（3）能显示超前抢答台号并显示犯规警报。（4）...
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: 使用FPGA制作数字钟使用FPGA和VHDL实现数字钟，可以对时分秒进行计时，欢迎交流学习。
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: FPGA数字钟_分立模块程序（VHDL）包含秒，分，时计时模块和定时模块，整点报时模块，时间显示模块等
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: VHDL源程序24小时时钟（附：FPGA 最基础最经典的讲解）这是我初学VHDL写的一个简单的LED24小时时钟程序，不过没有按键可调，按键消抖写了好久，没写出来，希望有高手能加入按键部分!
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: 基于FPGA的流水灯设计本设计基于超高速硬件描述语言VHDL在Altera公司的实验箱主控板上编程实现，主要由状态机完成对彩灯的控制，并有分频模块分别控制彩灯的循环及数码管的扫描计时，完成彩灯的自动循环、手动控制、清零、及定时功能。
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: jiaotongdeng2.zip 基于FPGA实现交通灯控制器的源代码文件，已验证成功，设计一个十字路口的交通管理系统，并用VHDL进行描述。用两组数码管实现双向倒计时显示。
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: 基于 fpga设计的会议发言限时器quartus工程Verilog+vhdl源码+说明文档资料.zip 基于 fpga设计的会议发言限时器quartus工程Verilog+vhdl源码+说明文档资料功能设计：根据基本要求，将该设计方案分为四个模块：计时与显示模块、暂停与继续按键功能模块、蜂鸣器报警模块、LED显示模块。 1. 计时与...
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: 基于VHDL的1/100s计时器的设计这是一基于硬件描述语言的数字电路设计，采用EDA自上而下的设计方法，运用quartusII软件平台，用FPGA验证。
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