x-HDL

本专辑为您列举一些x-HDL方面的下载的内容,x-HDL等资源。把最新最全的x-HDL推荐给您,让您轻松找到相关应用信息,并提供x-HDL下载等功能。本站致力于为用户提供更好的下载体验，如未能找到x-HDL相关内容，可进行网站注册，如有最新x-HDL相关资源信息会推送给您。

阅读全文

x-HDL

: [原创]X-HDL 4.2安装与使用-附件资源 [原创]X-HDL 4.2安装与使用-附件资源
评级：5 浏览量：320 收藏量：0 资源大小：106B 上传时间：2021-03-05

: X-HDL v4.21 +破解工具+破解教程+转换例程教程， X-HDL v4.21 +破解工具+破解教程+转换例程教程，内含本人编写的安装、破解，遇到的问题，及转换用到的例程
评级：4 浏览量：1013 收藏量：2 资源大小：20.36MB 上传时间：2018-11-15

: X-HDL3.2.52软件,是VHDL和verilogHDL转换软件 X-HDL3.2.52软件,是VHDL和verilogHDL转换软件,免费下载哦
评级：4 浏览量：284 收藏量：0 资源大小：3.78MB 上传时间：2013-07-26

: X-HDL转换器，用于VHDL与verilog互相转换 X-HDL转换器，用于VHDL与verilog互相转换
评级：0 浏览量：506 收藏量：0 资源大小：19.26MB 上传时间：2020-12-28

: X-HDL-4.1.4-Setup-Crack.zip Verilog/Vhdl转换工具。软件X-HDL执行智能翻译你的HDL代码,而不只是语法转换。
评级：5 浏览量：170 收藏量：0 资源大小：12.67MB 上传时间：2012-12-18

: beungee_jumping.rar_X-HDL3_bungee_bungee jumping_蹦极蹦极跳系统的仿真，整个蹦极跳系统的数学描述为mx =mg+bx-a1x -a2|x |x ，m为物体的重量，g为重力加速度，x为物体的位置。
评级：0 浏览量：60 收藏量：0 资源大小：4KB 上传时间：2022-07-15

: X-HDL v4.2.1 wCrack X-HDL v4.2.1 VHDL/Verilog语言翻译器,可实现VHDL和Verilog语言的相互智能化转化.翻译后的代码几乎不需改动。详见： http://www.x-tekcorp.com/xhdl.html
评级：4 浏览量：329 收藏量：0 资源大小：19.26MB 上传时间：2013-02-25

: LZWbianma.rar_LZW编码_X-HDL3_lzw_字典压缩编码_字典编码压缩 x选用lzw编码的一个完整程序有压缩率和字典显示功能全
评级：0 浏览量：46 收藏量：0 资源大小：4KB 上传时间：2022-09-20

: x-hdl： verilog vhdl 代码转换按照说明安装即可轻松破解方便易用 vista测试可用没有win7所以没测试过win7下安装可否有安装过的请给大家分享下经验
评级：5 浏览量：280 收藏量：1 资源大小：19.29MB 上传时间：2012-04-27

: X-HDL 3.2.52 Verilog和VHDL换转的工具，包含license。测试在XP下可用，Win7下有问题。
评级：5 浏览量：148 收藏量：3 资源大小：3.78MB 上传时间：2010-07-21

: X-HDL VHDL转Verilog软件一款VHDL转为Verilog的软件，如果想看一些VHDL代码，用此工具转化后可成verilog代码，而不用再学VHDL了，但只作为参考了
评级：3 浏览量：206 收藏量：3 资源大小：3.45MB 上传时间：2010-04-29

: VHDL和verilog HDL转化工具E016_X-HDL3.2.52.zip 这是我收藏的VHDL和verilog HDL的转化工具，里面含有license，现在拿出来共享，希望能对搞半导体硬件设计语言开发的工程师有点用处。
评级：4 浏览量：269 收藏量：1 资源大小：3.78MB 上传时间：2012-12-14

: X_HDL3 VERILOG to VHDL 今天得到软件x-hdl，整个软件不大，好象是2.7M,有兴趣的可以来这里下载：ftp://218.64.19.133文件1(intall)：xhdl3.1.42.exe文件2(crack) ：X-HDL.v3.1.30.zip（我现在只有X-HDL.v3.1.30的，没法，先用它吧）。...
评级：0 浏览量：125 收藏量：0 资源大小：30KB 上传时间：2020-12-09

: HDL-Batch-installer:HDL转储的GUI HDL Batch安装程序 HDL转储的GUI。... 当项目进入正常状态时，我会将其上传到PSX-place 如何编译：该项目是通过Code :: Blocks编译的您可以点击上方的下载wxWidgets 您可以在找到用于我的wxwidget的构建配置
评级：0 浏览量：44 收藏量：0 资源大小：3.16MB 上传时间：2021-04-18

: vhdl与verilog转换软件（真的），免费-综合文档 vhdl与verilog转换软件（真的），免费,x-hdl[1]……
评级：0 浏览量：273 收藏量：0 资源大小：1MB 上传时间：2021-05-25

: X_HDL多个版本 X-HDL多个版本，包括破解 velog和vhdl相互转换工具
评级：0 浏览量：361 收藏量：0 资源大小：31.55MB 上传时间：2017-02-21

: 20-Verilog HDL序列检测器设计.7z Verilog HDL序列检测器设计,Vivado仿真工程
评级：0 浏览量：983 收藏量：2 资源大小：99KB 上传时间：2021-03-09

: verilog vhdl转化器各个版本可用于verilog到vhdl的转化工具 x-hdl, VHDL2Verilog vhdl to verilog 多个版本的. X-HDL3.2.52 XHDL_4.0.29 X-HDL_v3.2.55
评级：0 浏览量：184 收藏量：0 资源大小：301KB 上传时间：2017-10-19

: xapp1188-config-spi.pdf This application note describes a simple and efficient FPGA configuration method that utilizes a microprocessor to configure an FPGA device from a Serial Peripheral Interface (SPI) flash memory....
评级：0 浏览量：122 收藏量：0 资源大小：353KB 上传时间：2019-08-12

: Verilog HDL双向开关双向开关有：tran rtran tranif0 rtranif0 tranif1 rtranif1这些开关是双向的，即数据可以双向流动，并且当数据在开关中传播时没有延时。后4个开关能够通过设置合适的控制信号来关闭。tran和rtran开关不能被关闭。...
评级：5 浏览量：3127 收藏量：0 资源大小：28KB 上传时间：2020-12-09

: Verilog HDL 条件运算符如果cond_expr 为x 或z ，结果将是按以下逻辑expr1 和expr2 按位操作的值： 0 与0 得0 ，1 与1 得1 ，其余情况为x 。如下所示:wire [2:0] Student = Marks > 18 ? Grade_A : Grade_C;计算表达式Marks > 18; 如果真,...
评级：0 浏览量：2440 收藏量：1 资源大小：22KB 上传时间：2020-12-09

: XDHL使用说明 X-HDL 4 is the premier VHDL <=> Verilog translator. Unlike other translators, X-HDL performs intelligent translation of your HDL code, not just syntax conversion. Along with top-notch translation ...
评级：3 浏览量：445 收藏量：1 资源大小：1.36MB 上传时间：2013-04-24

: (X_HDL)vhdl与Verilog可以互相转化的软件_3.2.3 (X_HDL)vhdl与Verilog可以互相转化的软件_3.2.3,亲自测试好用
评级：0 浏览量：525 收藏量：0 资源大小：6.91MB 上传时间：2014-05-29

: 74x138和74x151的VerilogHDL分析及组合逻辑函数实现 #数字逻辑电路设计（组合...74x138和74x151的VerilogHDL分析及组合逻辑函数实现，内部包含芯片的结构，基本原理，逻辑电路图，通过Verilog HDL 语言进行描述设计的仿真和RTL分析，最后实现组合逻辑函数并且比较异同。
评级：0 浏览量：1249 收藏量：0 资源大小：957KB 上传时间：2019-12-08

: Verilog HDL归约操作符若如果存在位值为x或z，结果为x；否则结果为1。* ~& (归约与非)与归约操作符&相反。* (归约或)如果存在位值为1，那么结果为1；如果存在位x或z，结果为x；否则结果为0。* ~ (归约或非)与归约操作符相反。* ^ (归约...
评级：0 浏览量：1335 收藏量：0 资源大小：26KB 上传时间：2020-12-09

: HDL Works HDL Desing Entry EASE v8.2.R2 EASE offers the best of both worlds with your choice of graphical or text based HDL entry. You don’t need to be a master of either Verilog or VHDL. When you're creating a new design, just enter your ...
评级：0 浏览量：92 收藏量：0 资源大小：58.55MB 上传时间：2015-03-09

: EDA/PLD中的Verilog HDL数字值集合 4.4 数字值集合本小节介绍Verilog HDL 的值的集合和常量（整型、实型、字符型）和变量等。4.4.1 值集合Verilog HDL 中规定了四种基本的值类型：0：逻辑0或“假”；1：逻辑1或“真”；X：未知值；Z：高阻。注意这四种...
评级：0 浏览量：340 收藏量：0 资源大小：52KB 上传时间：2020-12-09

: x_hd，VHDL2verilog 37781827x_hdl。该该工具主要是翻译VHDL转换为verilog语言。使用起来感觉不错。
评级：0 浏览量：99 收藏量：0 资源大小：3.84MB 上传时间：2014-09-19

: hdmi:通过FPGA上的HDMI发送视频音频演示：VGA兼容文本模式，Dell Ultrasharp 1080p显示器上为720x480p 用法从src/获取文件，并将其添加到您自己的项目中。如果使用，则可以将此存储库本身添加为远程模块。该GitHub组织中还提供了其他用于显示文本...
评级：0 浏览量：1059 收藏量：3 资源大小：3.72MB 上传时间：2021-05-02

: HDL Works HDL Desing Entry EASE for Linux v8.2.R2 EASE offers the best of both worlds with your choice of graphical or text based HDL entry. You don’t need to be a master of either Verilog or VHDL. When you're creating a new design, just enter your ...
评级：0 浏览量：60 收藏量：0 资源大小：63.3MB 上传时间：2015-03-09

: 基于verilogHDL的PCIE接口设计以及Modelsim仿真.7z 基于verilogHDL的PCIE接口设计以及Modelsim仿真,FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物.PCI-Express是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，...
评级：0 浏览量：789 收藏量：7 资源大小：1.78MB 上传时间：2021-07-09

: 使用Vision HDL Toolbox的sobel过滤器实现：使用Vision HDL Toolbox的sobel过滤器实现，与Xilinx XAPP890... 这是使用 Vision HDL 工具箱实现的 sobel 滤波器，以便与 Xilinx HLS XAPP890 进行比较。有几点需要注意： 1. 过滤器可以很容易地替换为 Vision HDL Toolbox 中的图像过滤器模块。 2.输出图像的某些像素与Xilinx X...
评级：0 浏览量：119 收藏量：0 资源大小：4.28MB 上传时间：2021-05-29

: Verilog HDL与modelism仿真实验.docx 设X为数字码流的输入，Z为检测出标记输出，Z平时为低电平，一旦发现指定的序列1001_0101，则变为高电平。例如X码流为1100_1001_0101_1001....，则该序列检测器将在第12个比特位后检测到“1001_0101”，然后将Z置为高...
评级：0 浏览量：251 收藏量：2 资源大小：1.47MB 上传时间：2020-06-03

: vhdl和verilog相互转化的工具 vhdl和verilog相互转化的工具，为一些“懒人”提供方便；不过建议二者都学学。
评级：4 浏览量：448 收藏量：2 资源大小：3.78MB 上传时间：2008-12-27

: EDA/PLD中的Verilog HDL值集合 Verilog HDL有下列四种基本的值：　1) 0：逻辑0或“假”　2) 1：逻辑1或“真”　3) x：未知　4) z：高阻　注意这四种值的解释都内置于语言中。如一个为z的值总是意味着高阻抗，一个为0的值通常是指逻辑0。在门的输入...
评级：0 浏览量：191 收藏量：0 资源大小：29KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL逻辑运算符 D g s 结果为0 (假) 逻辑与（&&)的真值表如下：表1 逻辑与真值表 2004-08-16 第23页，共41页版权所有，侵权必究绝密Verilog HDL 入门教程请输入文档编号 && 0（假）1（真）X/Z（不定）0(假）0 0 x
评级：0 浏览量：912 收藏量：0 资源大小：24KB 上传时间：2020-12-09

: TMS320C3X串口扩展技术摘要：介绍了TMS320C3X　DSP串口的一种扩展方法，给出该接口电路的Verilog HDL实现。该接口电路已被作者应用到实际系统中，仿真和实践证明该电路稳定可靠，具有一定的应用价值。关键词：数字信号处理器　硬件描述...
评级：0 浏览量：66 收藏量：0 资源大小：151KB 上传时间：2020-12-08

: EDA/PLD中的Verilog HDL条件语句 4.7 条件语句if 语句的语法如下：if(condition_1) procedural_statement_1 2004-08-16 第25页，共41页版权所有，侵权必究绝密Verilog HDL 入门教程请输入文档编号 {else if(condition_2) procedural_statement_2} {...
评级：0 浏览量：244 收藏量：0 资源大小：50KB 上传时间：2020-12-09

: 8-3优先级编码器(两个文件）.txt 8-3优先编码器verilog语言设计源文件及8-3优先编码器约束文件module encoder_pri_8(x,y)
评级：5 浏览量：1438 收藏量：2 资源大小：2KB 上传时间：2020-04-30

: EDA/PLD中的Verilog HDL移位操作符如果右侧操作数的值为x或z, 移位操作的结果为x。假定:reg [0：7] Qreg；. . .Qreg = 4'b0111;那么:Qreg >> 2 是 8'b0000_0001　Verilog HDL中没有指数操作符。但是，移位操作符可用于支持部分指数操作。例如，如果要...
评级：0 浏览量：1309 收藏量：0 资源大小：28KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL逻辑操作符逻辑操作符有:* && (逻辑与)* (逻辑或) * ！(逻辑非)　这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定: Crd = 'b0; //0为假Dgs = 'b1; //1为真那么:Crd && ...如果任意一个操作数包含x，结果也为x。
评级：0 浏览量：433 收藏量：0 资源大小：20KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL相等关系操作符也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。　如下例，假定：Data = 'b11x0;Addr = 'b11x0;那么：Data = = Addr不定，也就是说值为x，但：Data = = = Addr为真，也就是说值为1。　...
评级：0 浏览量：420 收藏量：0 资源大小：25KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL的wire和tri线网用于连接单元的连线是最常见的线网类型。...wire (或 tri) 0 1 x z0 0 x x 01 x 1 x 1x x x x xz 0 1 x z下面是一个具体实例：assign Cla = Pla & Sla;. . . assign Cla = Pla ^ Sla;在这个实例中，Cla
评级：0 浏览量：1266 收藏量：0 资源大小：28KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL参数描述及举例参数是一个常量。...下面为具体实例：parameter LINELENGTH = 132, ALL_X_S = 16'bx;parameter BIT = 1, BYTE = 8, PI = 3.14;parameter STROBE_DELAY = ( BYTE + BIT) / 2;parameter TQ_FILE = " /home/bhaske
评级：0 浏览量：238 收藏量：0 资源大小：27KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL的real和realtime类型实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：real real_reg1, real_reg2, . . ., real_regN;...　当将值x和z赋予real类型寄存器时，这些值作0处理。real RamCnt;. . . RamCnt = 'b01x
评级：1 浏览量：1655 收藏量：0 资源大小：23KB 上传时间：2020-12-09

: EDA/PLD中的Verilog HDL中wor和trior线网线或指如果某个驱动源为1，那么线网的值也为1。线或和三态线或(trior)在语法和功能上是一致的。wor [MSB:LSB] Art;trior [MAX－1: MIN－1] Rdx, Sdx, ...wor (或 trior) 0 1 x z0 0 1 x 01 1 1 1 1x x 1 x xz 0 1 x z
评级：0 浏览量：375 收藏量：0 资源大小：19KB 上传时间：2020-12-09

: verilogHDL的组合逻辑设计方法 verilogHDL的组合逻辑设计方法
评级：0 浏览量：105 收藏量：0 资源大小：1.61MB 上传时间：2011-01-06

: mipi_csi_receiver_FPGA:MIPI CSI-2摄像机传感器接收器Verilog HDL实现适用于任何通用FPGA。在莱迪思MachXO... FPGA上的MIPI CSI-2接收器，赛普拉斯FX3上的USB 3.0 UVC 2Gbps视频流此存储库包含用于...测试已在3280x2464 15帧1920x1080 60帧1920x1080 30帧1280x720 120帧1280x720 60帧1280x720 30帧640x480 200帧640x480 30帧640x
评级：5 浏览量：1056 收藏量：7 资源大小：29.82MB 上传时间：2021-03-20

: Verilog HDL语言，IEEE标准，64位大位宽全精度有符号浮点乘法器乘法运算 Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language)，以文本形式来描述数字系功能。在逻辑运算中，如果操作数不止一位，应将操作数作为一个整体来对待两个不同长度的操作数进行位运算时，将自动按...
评级：0 浏览量：344 收藏量：1 资源大小：1KB 上传时间：2023-04-23

资源推荐

相关资源标签

vhdl、verilog VHDL转Verilog VHDL转为 vhdl verilog xHDL XHDL verilogHDL的组合逻辑设计方法 xhdl 转换工具 X-HDL FPGA X_HDL3.2.3 x_hdl Design Entry 带转换例程 selectmap 组合逻辑函数 74x138 74x151 vivado 8-3编码器序列检测器 modelism EDA/PLD中的Verilog EDA/PLD 条件运算符 fpga VerilogHDL video camera usb3 cypress mipi csi-2 audio intel xilinx altera hdmi systemverilog quartus x-hdl matlab Modelsim PCIE lzw编码字典压缩编码