EDA/PLD中的Verilog HDL参数描述及举例

参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：parameter param1 = const_expr1, param2 = const_expr2, . . . ,paramN = const_exprN;下面为具体实例：parameter LINELENGTH = 132, ALL_X_S = 16'bx;parameter BIT = 1, BYTE = 8, PI = 3.14;parameter STROBE_DELAY = ( BYTE + BIT) / 2;parameter TQ_FILE = " /home/bhaske