EDA/PLD中的Verilog HDL时延

内容简介：EDA/PLD中的中的Verilog HDL时延时延信号在电路中传输会有传播延时等，如线延时、器件延时。时延就是对延时特性的HDL描 述。举例如下：assign # 2 B = A； 表示 B信号在2个时间单位后得到A信号的值。如下图： A： B： 2 图3 在Verilog HDL 中，所有时延都必须根据时间单位进行定义，定义方式为在文件头添加如下语句： `timescale 1ns /100ps 其中’timescale 是Verilog HDL 提供的预编译处理命令， 1ns 表示时间单位是1ns ，100ps表示时间精度是100ps。根据该命令，编译工具才可以认知 #2 为2ns。 在...