以`（反引号）开始的某些标识符是编译器指令。在Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整的标准编译器指令如下:* `define, `undef* `ifdef, `else, `endif* `default_nettype* `include* `resetall* `timescale* `unconnected_drive, `nounconnected_drive* `celldefine, `endcelldefine3.5.1 `define 和`undef `define指令用于文本替换，它
