EDA/PLD中的Verilog HDL的real和realtime类型

实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：real real_reg1, real_reg2, . . ., real_regN;//实数时间说明：realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;realtime与real类型完全相同。例如:real Swing, Top;realtime CurrTime;real说明的变量的缺省值为0。不允许对real声明值域、位界限或字节界限。　　当将值x和z赋予real类型寄存器时，这些值作0处理。real RamCnt;. . . RamCnt = 'b01x