低抖动时钟

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低抖动时钟

: 高速ADC的低抖动时钟设计 ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字...在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。
评级：0 浏览量：166 收藏量：1 资源大小：75KB 上传时间：2020-07-31

: 高速ADC低抖动时钟稳定电路本文以一些典型的基奉模拟IC为设计基础,着重对延迟锁相环电路的各个单元电路设计逐一进行了分析和研究,并对总体电路进行了功能和参数的模拟分析,其结果较为满意。
评级：0 浏览量：135 收藏量：0 资源大小：99KB 上传时间：2020-08-05

: 超低抖动时钟分配解决方案凌力尔特公司（Linear Technology Corporation）推出超低抖动 1.8GHz 时钟分配芯片系列 LTC6954，该器件有 3 个独立的输出，每个都有自己的分频器和相位延迟。凭借在 12kHz 至 20MHz 带宽内不到 20fsRMS 的附加...
评级：0 浏览量：157 收藏量：0 资源大小：219KB 上传时间：2020-07-15

: 模拟技术中的高速ADC的低抖动时钟设计引言 ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能...本文主要讨论采样时钟抖动对ADC信噪比性能的影响以及低抖动采样时钟电路的设计。 (a)12位ADC理想信噪比
评级：0 浏览量：161 收藏量：0 资源大小：77KB 上传时间：2020-12-13

: 超低抖动时钟合成器有效降低高速网络和无线通信的误码率在每秒10千兆位系统迅速发展之前，亚皮秒均方根抖动一直是高速网络和无线通信应用程序之超低抖动时钟的黄金标准。然而，随着下一代数据传输率远远超出每秒10千兆位，严格的行业要求中，对于抖动性能更为严格的要求并...
评级：0 浏览量：67 收藏量：0 资源大小：253KB 上传时间：2021-01-19

: 基于改进延迟锁相环的高速低抖动时钟电路的开发与设计文中针对传统时钟产生电路精度低且抖动大的问题，开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明，当输入时钟信号频率为20～150 MHz时，输出时钟信号占空比稳定在（50±0.15）%，时钟抖动在0.8 ps...
评级：0 浏览量：103 收藏量：3 资源大小：986KB 上传时间：2021-04-16

: 超低抖动时钟合成器的设计挑战该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz时钟时，边沿之间的抖动< 100fs。分析和仿真结果表明，要达到这一抖动指标，设计难度远远高于预期。关于元器件变量和折衷方案的讨论为进一步...
评级：0 浏览量：57 收藏量：0 资源大小：183KB 上传时间：2020-10-21

: 模拟技术中的TI推出ADC与低抖动时钟合成器的整合EVM 2008年6月24日德州仪器（TI）宣布推出一款将 135 MSPS 的 16 位单通道模数转换器（ADC）与低抖动时钟合成器进行了整合的信号链解决方案，从而可为通信、国防以及测量测试等高精度应用领域提供很好的动态系统级...
评级：0 浏览量：112 收藏量：0 资源大小：155KB 上传时间：2020-11-16

: RFID技术中的超低抖动时钟合成器有效降低高速网络和无线通信的误码率在每秒10千兆位系统迅速发展之前，亚皮秒均方根抖动一直是高速网络和无线通信应用程序之超低抖动时钟来源的黄金标准。然而，随着下一代数据传输率远远超出每秒10千兆位，最严格的行业要求中，对于抖动性能更为严格的...
评级：0 浏览量：78 收藏量：0 资源大小：206KB 上传时间：2020-11-04

: 超低抖动时钟发生器如何优化串行链路系统性能本文介绍了超低抖动时钟发生器如何优化串行链路系统性能
评级：0 浏览量：79 收藏量：0 资源大小：59KB 上传时间：2020-07-27

: 超低抖动时钟分配解决方案整合了EZSync多芯片同步.pdf 超低抖动时钟分配解决方案整合了EZSync多芯片同步.pdf
评级：0 浏览量：49 收藏量：0 资源大小：355KB 上传时间：2021-07-26

: 具PLL的5输出超低抖动时钟分配器提供独特的多芯片输出同步方法.pdf 具PLL的5输出超低抖动时钟分配器提供独特的多芯片输出同步方法.pdf
评级：0 浏览量：52 收藏量：0 资源大小：83KB 上传时间：2021-07-26

: 论文研究-基于有载品质因数的低抖动时钟电路研究 .pdf 基于有载品质因数的低抖动时钟电路研究，邱渡裕，田书林，抖动作为衡量时钟信号质量的重要指标，对电子系统的性能有重要的意义。数据采集系统要获得良好的信噪比，就必须要有高性能低抖动
评级：0 浏览量：79 收藏量：0 资源大小：617KB 上传时间：2019-08-19

: 时钟相位抖动分析.docx 时钟频率的不断提高使相位噪声和抖动在系统时序上占据日益重要的位置。本文介其概念及其对系统性能的影响，并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。
评级：5 浏览量：217 收藏量：0 资源大小：117KB 上传时间：2021-06-11

: 高性能时钟解密抖动时钟采样与adc的信噪比关系，时钟抖动对采样测量系统的影响。值得学习。
评级：0 浏览量：141 收藏量：0 资源大小：39.82MB 上传时间：2018-11-30

: Jitter_matlab_时钟抖动_ 正弦信号加入时钟抖动后的时域和频域变化图
评级：5 浏览量：594 收藏量：1 资源大小：2KB 上传时间：2021-09-29

: 美信推出低抖动扩展频谱时钟调制器该系列调制器采用集成的锁相环(PLL)抖动时钟输出，将其调节到中心频率的用户可选幅度之内，即0(禁止)到±2.0%，从而降低了基波和谐波频率的峰值EMI。 EMI的降低是在不牺牲时钟上升/下降时间或增加空间、重量、...
评级：0 浏览量：64 收藏量：0 资源大小：60KB 上传时间：2020-11-26

: Maxim推出低抖动扩展频谱时钟调制器该系列调制器采用集成的锁相环(PLL)抖动时钟输出，将其调节到中心频率的用户可选幅度之内，即0(禁止)到±2.0%，从而降低了基波和谐波频率的峰值EMI。 EMI的降低是在不牺牲时钟上升/下降时间或增加空间、重量、...
评级：0 浏览量：72 收藏量：0 资源大小：62KB 上传时间：2020-12-03

: 电源技术中的评估低抖动PLL时钟发生器的电源噪声抑制性能　基于PLL的时钟发生器被广泛用于网络设备，用来产生高精度、低抖动参考时钟或保持网络同步工作。大多数时钟振荡器给出了在理想的、没有噪声的电源供电时所表现的抖动或相位噪声指标。而实际系统环境中，开关电源或...
评级：0 浏览量：127 收藏量：0 资源大小：548KB 上传时间：2020-11-04

: 背板全局时钟抖动测试及详细分析内容主要包括高速背板的全局时钟抖动测试分析以及详细记录，同时还分享了时钟抖动测试标准流程
评级：5 浏览量：109 收藏量：1 资源大小：8.27MB 上传时间：2021-11-22

: 详细描述时钟抖动测试 .pdf 详细描述关于时钟抖动测试
评级：0 浏览量：101 收藏量：0 资源大小：1.69MB 上传时间：2021-08-19

: Maxim推出超低抖动两路输出时钟发生器MAX3622 器件采用低噪声VCO和专有的PLL架构，从一个25MHz晶体谐振器产生2路0.14psRMS (典型值)的超低抖动时钟输出。另外，器件的PSNR (电源噪声抑制)高达-57dB，极大地降低了电源噪声环境下的抖动特性劣化。MAX3622集成...
评级：0 浏览量：64 收藏量：0 资源大小：41KB 上传时间：2020-11-21

: 理解不同类型的时钟抖动 抖动定义为信号距离其理想位置的偏离。本文将重点研究时钟抖动，并探讨下面几种类型的时钟抖动：相邻周期抖动、周期抖动、时间间隔误差(TIE)抖动、相位噪声及相位抖动。
评级：0 浏览量：200 收藏量：1 资源大小：348KB 上传时间：2020-08-11

: 详解不同类型的时钟抖动 抖动定义为信号距离其理想位置的偏离。本文将重点研究时钟抖动，并探讨下面几种类型的时钟抖动：相邻周期抖动、周期抖动、时间间隔误差（TIE）抖动、相位噪声及相位抖动。
评级：0 浏览量：239 收藏量：0 资源大小：55KB 上传时间：2020-07-26

: Maxim推出超低抖动、四路/三路输出时钟发生器传统的解决方案中，需要一个昂贵的晶体振荡器和扇出缓冲器对多路低抖动、高频时钟信号进行分配，而MAX3624/MAX3625只需一个外部、带封装的AT切型基频晶体，从而减小了时钟分配整体方案的空间，降低了成本。...
评级：0 浏览量：77 收藏量：0 资源大小：46KB 上传时间：2020-11-25

: NS推出低抖动高精度时钟调整器系列LMK0300 　NS最新推出的 LMK03000、 LMK03000C、 LMK03001、 LMK03001C 及 LMK02000 时钟调整器内置高频锁相环路、超低噪声压控振荡器及可编程的低噪声输出系统。这几款时钟调整器可将信号抖动减少至 0.2ps (典型值) ，目前
评级：0 浏览量：131 收藏量：0 资源大小：62KB 上传时间：2020-11-29

: 超低抖动网络同步时钟芯片.pdf 超低抖动网络同步时钟芯片.pdf
评级：0 浏览量：78 收藏量：0 资源大小：320KB 上传时间：2021-07-26

: Raltron公司推出低抖动VCXO、时钟振荡器CSMF系列 CSMF时钟振荡器和VSMF VCXO系列，工作频率范围为10~1,200MHz，在温度范围为–40℃~85℃内，典型的rms相位抖动为0.8ps。该器件采用先进的数字PLL平台，能为多达两个不同的输出频率进行预编程。　CSMF时钟和VSMF压控...
评级：0 浏览量：111 收藏量：0 资源大小：34KB 上传时间：2020-11-11

: 时钟采样系统减少抖动性能很多人都知道，抖动（这是时钟边沿不确定性）是不好的现象，其不仅可导致噪声增加，而且还会降低数据转换器的有效位数 (ENOB)。
评级：0 浏览量：82 收藏量：0 资源大小：159KB 上传时间：2020-07-16

: 高速模数转换器所需的极低抖动编码时钟本文主要介绍运用ADF4002 PLL产生高速模数转换器所需的极低抖动编码时钟。
评级：0 浏览量：84 收藏量：0 资源大小：99KB 上传时间：2020-08-12

: Silicon Labs针对广播视频应用推出业界抖动时钟发生器 Si5324以单一时钟芯片取代传统的多器件视频锁相环(PLL)方案，并提供较竞争方案低80%的抖动性能。Si5324能自2kHz至710MHz范围间的任一输入频率，事实上生成介于2kHz至1.4GHz间的任一输出频率，如此能简化新一代多重...
评级：0 浏览量：65 收藏量：0 资源大小：73KB 上传时间：2021-01-20

: 超低抖动基准时钟如何优化串行链路系统性能？在当今世界，互联网数据流量不断上升，移动设备的使用也呈爆炸式的增长，对于处理快速增长的数据和视频数据流量的电信基础设施的需求变得越来与具有挑战性。根据思科可视网络互联指数全球IP流量预测，2014-2019，到...
评级：0 浏览量：85 收藏量：0 资源大小：157KB 上传时间：2020-07-16

: 如何计算噪声源时钟树的总抖动　概述　在第1部分中，我们首先讨论了低抖动源规范时钟树和如何通过RSS计算总抖动，并回顾了抖动传递，抖动生成和加性抖动等术语。接着我介绍噪声源时钟树，添加抖动衰减的动机，以及如何计算其总抖动。　正如上一...
评级：0 浏览量：215 收藏量：0 资源大小：116KB 上传时间：2021-01-19

: 论文研究-一种快速精确的时钟抖动建模方法与应用 .pdf 一种快速精确的时钟抖动建模方法与应用，严皓，秦鹏，本文提出了一种能够快速而精确地模拟时钟抖动的方法，可应用于全数字锁相环（ADPLL， All Digital Phase Locked Loop）、连续时间Sigma-Delta 调�
评级：0 浏览量：157 收藏量：0 资源大小：428KB 上传时间：2019-08-16

: 安森美新ECLinPS时钟分配器件提供亚皮秒抖动时钟 新的 NB4N121K 和 NB4N111K 为全面缓冲双列直插内存模块 (FBDIMM) 应用提供差分主时钟信令等级 (HCSL) 输出和极低传输延迟变异。　安森美半导体标准产品先进逻辑部总监何焘 (Dan Huettl) 说：“随着系统速度和...
评级：0 浏览量：70 收藏量：0 资源大小：71KB 上传时间：2020-11-25

: 时钟的抖动及相噪分析抖动测量一直被称为示波器测试测量的最高境界。传统最直观的抖动测量方法是利用余辉来查看波形的变化...时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。
评级：0 浏览量：615 收藏量：0 资源大小：800KB 上传时间：2020-08-19

: 时钟抖动解秘——高速链路时钟抖动规范基础知识本文介绍时钟抖动对高速链路性能的影响。我们将重点介绍抖动预算基础。
评级：0 浏览量：158 收藏量：2 资源大小：93KB 上传时间：2020-08-10

: 如何估算采样时钟抖动 本文介绍了如何准确地估算采样时钟抖动，以及如何计算正确的上下整合边界。
评级：0 浏览量：113 收藏量：0 资源大小：420KB 上传时间：2020-10-19

: 测量较低时钟频率的相位噪声和相位抖动资料下载本期我将讨论在测量较低时钟频率的相位噪声和相位抖动时出现的一个非常常见的问题。在所有条件相同的情况下，我们通常期望分频的低频时钟产生比高频时钟更低的相位噪声。在数量上，你可能会记得这是20log（N）规则。...
评级：0 浏览量：72 收藏量：0 资源大小：425KB 上传时间：2021-07-07

: 时钟的抖动和相噪分析抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。这个短期偏移在时域的表现形式为抖动（下文的抖动专指时域抖动），在频域的表现形式为相噪。本文主要探讨下时钟抖动和相...
评级：0 浏览量：327 收藏量：0 资源大小：83KB 上传时间：2020-07-19

: 采样中时钟抖动建模与仿真分析本文中数学建模开始，对采样过程中的时钟抖动进行了分析，并通过建立的数学模型进行了matlab仿真，将仿真结果过与理论结果进行了分析和讨论，对于深入学习时钟抖动对采样过程的影响是一份很好的资料
评级：5 浏览量：369 收藏量：1 资源大小：779KB 上传时间：2012-02-24

: 国半单芯片时钟调整器信号抖动业界最低-0.2ps 这几款芯片内置美国国家半导体的锁相环路、压控振荡器及高速接口，是业界抖动最低的时钟调整器，可为高性能的数据转换及数据处理子系统提供准确的定时功能。时钟调整器最适用于无线及有线结构、医疗设备以及测试与...
评级：0 浏览量：124 收藏量：0 资源大小：78KB 上传时间：2020-12-02

: 电源技术中的美信新款时钟发生器适于低抖动输出xDSL设备应用美信集成产品(Maxim Integrated Products)公司近日推出一款高效费比、高性能时钟发生器——MAX9486，其输入参考时钟频率为8kHz，适用于需要低抖动输出的ADSL/VDSL局端线路卡、T1/E1、T3/E3和电信网络系统设备。...
评级：0 浏览量：75 收藏量：0 资源大小：46KB 上传时间：2020-11-29

: NS LMK04800双回路PLL低噪音时钟抖动清理方案 NS公司的LMK04800系列是双回路PLL的低噪音时钟抖动清理器，具有超低的RMS抖动性能：12kHz－20MHz为111fsRMS，100Hz－20MHz为123fsRMS，工作电压3.15V到3.45V，时钟速率高达1536MHz，可以满足新一代系统所需的要求，...
评级：0 浏览量：105 收藏量：0 资源大小：329KB 上传时间：2020-10-22

: 高速ADC时钟抖动及其影响的研究摘要：从ADC 的输入信号及时钟源的自身参数着手，主要分析了输入信号幅值、频率、采样频率对时钟抖动及ADC 信噪比的影响，根据ADC 手册数据提供的信息给出了时钟抖动的计算方法，并对计算结果和实际测量结果进行...
评级：0 浏览量：184 收藏量：0 资源大小：70KB 上传时间：2021-01-20

: 时钟抖动解秘——高速链路时钟抖动规范基础知识分享用于在更远距离对日益增长的海量数据进行传输的一些标准...来自各行业的工程师们组成了各种委员会和标准机构，根据其开发标准的目标（数据吞吐量和通信距离）确定抖动预算；同时还要考虑到组成通信链路的模块的局限性。
评级：0 浏览量：91 收藏量：0 资源大小：121KB 上传时间：2020-10-17

: 准确地估算采样时钟抖动的方法分析在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比（SNR）的主要原因。　本系列文章共有三部分，"第1部分"重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与...
评级：0 浏览量：175 收藏量：0 资源大小：393KB 上传时间：2021-01-20

: 数字定时：时钟信号、抖动、迟滞和眼图了解时钟信号的数字定时以及诸如抖动、漂移、上升时间、下降时间、稳定时间、迟滞和眼图等常用术语。本教程是仪器基础教程系列的一部分。
评级：0 浏览量：453 收藏量：1 资源大小：96KB 上传时间：2020-07-29

: matlab开发-时钟信号抖动仿真 matlab开发-时钟信号抖动仿真。此函数创建用户可定义的数字时钟信号，您可以向其添加随机抖动。
评级：0 浏览量：1106 收藏量：1 资源大小：3KB 上传时间：2019-08-25

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