高速ADC的低抖动时钟设计

ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。 高速ADC（Analog-to-Digital Converter）在现代通信系统中起着至关重要的作用，它将模拟信号转换为数字信号，连接模拟信号处理和数字信号处理两大部分，对整体接收机性能有着决定性影响。在A/D转换过程中，多种噪声源会降低ADC的性能，包括热噪声、电源纹波、参考电平波动以及采样时钟抖动导致的相位噪声，还有不可避免的量化误差噪声。 采样时钟抖动是导致ADC信噪比（Signal-to-Noise Ratio, SNR）下降的主要因素之一。它是由于数字信号实际定时与理想定时之间的时间偏差，这种偏差源于时钟源自身的不稳定。时钟抖动会导致ADC内部电路在错误的时间点触发采样，进而造成输入模拟信号幅度的误采样，降低了SNR。通过公式计算，可以得知在一定时钟抖动下ADC的最大信噪比。实测结果显示，时钟抖动对ADC信噪比的影响与理论分析非常吻合，且抖动越大，对高频信号的影响越显著。 降低采样时钟抖动通常需要精心设计时钟产生电路。时钟抖动主要源自时钟产生电路中的噪声源，如热噪声、相位噪声和杂散噪声。热噪声主要由VCO（Voltage-Controlled Oscillator）输出级放大器的热噪声基底产生，其影响可以通过公式估算。为了减少抖动，可以在VCO输出端使用带通滤波器式的功率匹配网络，以衰减带宽外的噪声。锁相环（Phase-Locked Loop, PLL）电路设计时，应选择低相位噪声的VCO和低噪声系数的放大器，同时保持时钟产生电路与其他电路隔离。 一个实用的低抖动可变采样时钟设计示例是基于低相位噪声VCO的电路。如图2所示，MC145170作为频率合成器，POS-200作为VCO。VCO输出信号经过分路，一部分反馈给MC145170，另一部分经过低噪声放大器输出，分别作为ADC采样时钟和数字信号同步时钟。通过这种方式，可以确保输出信号的相位噪声特性主要由VCO决定，如POS-200在特定频率处的相位噪声水平。 高速ADC的性能优化关键在于控制和减少噪声源，特别是采样时钟抖动。通过精心设计低抖动时钟电路，可以显著提高ADC的信噪比，进而提升整个通信系统的性能。在实际应用中，需结合ADC芯片制造商提供的性能曲线和所设计的采样时钟抖动特性，选择合适的ADC，并留有适当的设计余量，确保系统的稳健性和可靠性。