论文研究-一种快速精确的时钟抖动建模方法与应用 .pdf

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一种快速精确的时钟抖动建模方法与应用,严皓,秦鹏,本文提出了一种能够快速而精确地模拟时钟抖动的方法,可应用于全数字锁相环(ADPLL, All Digital Phase Locked Loop)、连续时间Sigma-Delta 调�
国武技亡文在线 图简化的调制器带抖动时钟的 调制器;()理想时钟的 调制器加上额外的噪声 Simp lified SD modulator(a)CT∑△ modulator diagram with jittered clock(b)CT∑△ modulator with ideal clock and additive noise ofj(t) 时钟抖动模型的数学原理 根据以上分析,对 而言,我们只需要关注反馈环路上的时钟抖动,模拟其波 形位置与波形宽度的抖动。由于,一种快速的基于连续时间的时钟抖动模型可以通过以下的 数学原理得到。 时钟抖动可以定义为实际时钟信号与理想时钟信号之间的时间差。因此为简化分析,时 钟抖动对输出的影响可以被模拟为一项额外的噪声,如式()所示,其中是 实际受抖动时钟影响的输出,是理想输出。由此,图()的模型可以变为 图(),以模拟时钟抖动对电路的影响。 现在的问题,便在于如何推导出抖动噪声。如图所示,图和图分别是理 想输出波形和受时钟抖动影响的泼形,图是者之差,即为上述抖动噪声。通过简 单的数学即可知,当时间之差Δ趋近」一个极小的值时,差分将趋近」微分。在模拟时钟 抖动的时候,时钟抖动一般情况下远小于时钟周期,目图所示的脉冲宽度非常窄,当差 分近似于微分时,图的差分将趋近于图所示的冲击。 所以,抖动噪声可以由式来表示。其中,表示时钟抖动的均方根值。该式表明, 时钟抖动噪声π以通过如下推导获得:对反馈的输出进行求微分运算后,乘以一个与 时钟抖动概率密度相同的随机数。由此,则可以开始对时钟抖动的建模。 国武技亡文在线 图抖动噪声的推导波形图理想输出;抖动的输出;抖动噪声;抖动噪声的近似 Waveform of deducing jitter noise(a) ideal DAC output; (b)jittered DAC output; (c)jitter noise; (d) approximated jitter noise 时钟抖动的建模 正如引言中所述,我们选择使用 进行时钟抖动的建模。根据第一章 中的数学原珥的推导,根据式,我们搭建了如图所示行为级模型。输入信号为反 馈的输出:将输入信号与求微分并乘上随机数后的信号相加,即可得到受时钟抖动影 响的输出信号。 在该模型中,我们默认时钟抖动是一个标准差为的高斯分布过程。其他可能 的分布同样适用。值即为时钟抖动值,典型值为 信号由一组满足期望和方 差均为零的高斯分布随机数廾始( 提供该模块) 在对图模型进行仿貞吋,由于涉及方波的微分操作,为得到正桷的结果,在不严重 影响仿真时间的前提下,需要适当减小仿真器步长。图的仿真结果见图,为观察方 便,这里仅取下降沿说明。图上图为理想波形,下图为时钟抖动后的波形图,可以明显 地观察到,原本快速地下降变成了缓降。而该缓变即会造成第一章中所述的波形延迟和波形 宽度的变化,即时钟抖动。 国武技亡文在线 Interpreted out yit n4) Reduct → Drder.itier 0.49 0 0505 图时钟抖动建模时钟抖动模型该模型仿真结果 Model of clock jitter; (b) Simulated jittered output waveform 模型应用 为验证图的模犁正确性,我们搭建了一个阶比特 模型,如图所示。 图的时钟抖动模型被直接连接到的输出端,以产生受时钟抖动影响的输出 信号。输入为频率的正弦信号。 Sigma/ Delta with 2nd Order Modulato 时钟抖莫型 图二阶一比特调制器模型 直接仿真图所示电路模型,分别观察加上时钟抖动模块和没加该模块的输出频谱,可 以得到图所示的频谱对比图,其中图为加上时钟抖动后的输出频谱。可以很明显 的看出,加上时钟抖动模块后,频谱的噪底明显抬髙了,可以预见电路的信噪比会有一个明 显地降低。由于输入 的正弦信号,因此会在输出频谱中观察到 的谐波信号, 即为图中的毛刺。 Power Spectral Density Power Spectral Density 10 10 Frequency z Frequency hz 图 输出频谱未加时钟抖动模块的输出频谱;加上时钟抖动模块的输出频谱 对图所示电路进·步仿真,将输岀进行滤波后观察输岀频谱并计算其 可以得 到图所示波形图。同样,图为加上吋钟抖动模块后的,可以很明显地看出, 国武技亡文在线 由于时钟抖动模块地加入,电路的极大地降低了。 Power spectral Density Power Spectral Density 0 sNDR=745旧 sNDR=620d日 ENOB =28 bit 三NO日=1001bits 150 1000 3300 4000 1000 2000 3000 4000 Frequency hzl Frequency [Hz 图 的输出 木加时钟抖动模块的输出;()加上时钟抖动模块后的输出 ∑Δ modulator:;(b) SNR of 1% jittered∑Δ modulator. 以上结果非常直观地验证了时钟抖动模块的功能。进一步,当增人时钟抖动值,由 增人至 持续降低,表现出很好的单调一致性。同时,当仿真步长为默认值时, 整个仿真只需数十秒即可完成。即使在减小仿真步长以提高精度的情况下,仿真时间 也在数分钟范围内,仍远快于传统方法。并且,该模块为独立模块,工作于连续时间条 件下,可重用性好,能适用于各和不同的系统仿真。 结论 本文详细介纽了时钟抖动的来源及其数学模型的推导,以此为基础搭建了工作于连续时 间条件下的时钟抖动模型。并在 环境下搭建起了一个阶比特 以验证 该模型的正确性。仿真证明,该模型能够很奷地模拟时钟抖动,体现岀很好的准确性与一致 性,同时,保证仿真时间在数分钟范围内,快速、精确。该独立模型可重用性高,可用于 等的建模仿真。 致谢 本论文课题由高等学校博士学科点专项科研基金( )资助。 参考文献

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