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基于自适应环路滤波算法的全数字锁相环设计与分析.docx
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基于自适应环路滤波算法的全数字锁相环设计与分析.docx
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1. 引言
随着特征尺寸进入深亚微米、纳米阶段,主流 CMOS 工艺下实现数字电路在成本、
速度、功耗和集成度等方面都呈现了巨大优势,然而此时该工艺下实现模拟和射频电路确
因开关噪声和低电源电压变得越来越难.针对上述问题,Staszewski 博士提出了数字射频
(Digital RF)的概念
[1]
.全数字锁相环(ADPLL),除 DCO 存在模拟电路外其它功能模块均由数
字电路构成,其不仅可用于实现本振,还可用于实现通用调制器,是数字射频的关键模块
之一
[2-3]
.
不同于传统锁相环
[4-5]
,全数字锁相环用于控制环路特性的所有信号均是数字的,因此
其环路本身具有很强的动态可配置性.利用这一特性,在 ADPLL 锁定过程中可根据环路的
工作状态动态地改变环路滤波器参数,以实现各项性能的改善
[6-8]
.本文提出了一种针对Ⅱ型
锁相环的自适应环路滤波算法,该算法通过观察Ⅱ型环路中的关键信号,获取环路的工作
状态,并动态地调整环路滤波器的参数,以达到加快环路锁定的同时改善锁定后的相位噪
声特性的目的.
2. 全数字锁相环系统简介
如图 1 所示,全数字锁相环 ADPLL 主要由数字环路滤波器、数字鉴相器和数控 LC
振荡器(DCO)三部分组成,其中仅 DCO 中存在模拟电路.环路中的数字鉴相器采用了数字
的方式测量 DCO 输出信号和参考信号之间的相位差,由低速相位累加器、高速相位累加
器和时间数字转换器(TDC)构成
[1]
.低速相位累加器是在参考时钟的控制下对频率控制字
(Frequency Control Word, FCW)进行累加,从而产生参考相位,也是 DCO 目标输出频率对
应相位.而高速相位累加器步进为 1,采用 DCO 输出的时钟.高速相位累加器于低速相位累
加器的差其实就是 DCO 目标输出频率对应相位与 DCO 实际输出频率对应相位误差的整数
部分,而分数相位误差由 TDC 测量输出.总相位误差由整数相位误差和分数相位误差之和.
相位误差信号经过数字环路滤波器之后形成 DCO 的控制字.当 ADPLL 运行一段时间后,
在环路滤波器的控制下,DCO 输出信号的频率与 FCW 所指定频率相同,从而实现频率综
合的功能.
图 1 全数字锁相环的基本结构
下载: 全尺寸图片 幻灯片
ADPLL 为离散数字系统,理论上应采用 z 域模型进行精确描述.鉴于环路带宽小于参
考频率 10 倍以上,为便于分析本文采用 s 域模型近似 ADPLL 的 z 域模型
[9]
.如图 2 是常用
的 ADPLL,对其Ⅰ型环路和Ⅱ型环路的 s 域模型进行理论分析.
图 2 全数字锁相环 s 域模型
下载: 全尺寸图片 幻灯片
当 ρ=0 时,ADPLL 蜕变为Ⅰ型锁相环,根据图 2 所示信号可得对应开环传输函数:
Hol(s)=αfR/sHol(s)=αfR/s
(1)
从公式(1)可知该环路的开环传输函数在原点只有一个极点.根据反馈系统得信号流图
处理方法,获得闭环传输函数如下:
Hcl(s)=N1+s/αfRHcl(s)=N1+s/αfR
(2)
误差传递函数如下:
He(s)=Ns/αfR1+s/αfRHe(s)=Ns/αfR1+s/αfR
(3)
环路带宽是开环传输函数等于 1 时对应的频率,由公式(1)可得环路带宽为:
fBW=αfR/(2π)fBW=αfR/(2π)
(4)
在Ⅰ型 ADPLL 中环路滤波器仅仅是由常数 α 构成,因此滤波器本身具有无限带宽.无
限带宽使得此类锁相环的噪声特性并不突出,但动态特性很好,因此特别适合于对噪声要
求不高,但对相位/频率捕获速度要要求的设计中.此外,该类锁相环另一个特点是:即使环
路锁定后,输出信号和参考信号之间仍然存在着一定的相位差.
当 ρ≠0 时,ADPLL 是一个Ⅱ型锁相环,根据图 2 所示信号可得对应开环传输函数:
Hol(s)=φVφR=(α+ρ⋅fRs)fRsHol(s)=φVφR=(α+ρ⋅fRs)fRs
(5)
由于这种环路的开环传输函数在原点有两个极点,所以被称之为Ⅱ型锁相环.根据反馈
系统得信号流图处理方法,获得闭环传输函数如下
Hcl(s)=φVφR=NαfRs+ρf2Rs2+αfRs+ρf2RHcl(s)=φVφR=NαfRs+ρfR2s2+αfRs+ρfR2
(6)
闭环传输函数还可以表示为:
Hcl(s)=N2ζωns+ω2ns2+2ζωns+ω2nHcl(s)=N2ζωns+ωn2s2+2ζωns+ωn2
(7)
其中,ω
n
为自然角频率;ζ 为阻尼系数.他们和环路滤波器两个参数的关系如下:
ωn=ρ−−√fRζ=αfR2ωn=α2ρ−−√ωn=ρfRζ=αfR2ωn=α2ρ
(8)
其误差传递函数:
He(s)=Ns2s2+2ζωns+ω2nHe(s)=Ns2s2+2ζωns+ωn2
(9)
Ⅱ型 ADPLL 的环路滤波器本身是具有一定带宽的,因此其综合噪声特性优于Ⅰ型
ADPLL,且锁定后输出信号和参考信号之间的相位差趋向零.Ⅱ型 ADPLL 可用于实现高性
能的频率综合、授时守时等功能.
3. 一种Ⅰ型环路自适应滤波器
针对Ⅰ型全数字锁相环,文献[6]提出了一种自适应的环路滤波器,其基本思路是:通
过对一组参数 α
1
>α
2
>…>α
N
的依次切换,来实现由大到小地动态改变环路带宽,达到在
少量增加锁定时间的前提下提升锁定后环路的带内噪声抑制特性的目的.下面对这种自适应
滤波器的工作原理进行介绍.
当Ⅰ型环路的频率控制字发生跳变 Δf 时,根据公式(3)求得其相位误差:
φE(t)=2πΔfαfR(1−e−αfRt)φE(t)=2πΔfαfR(1−e−αfRt)
(10)
由此可得归一化频率控制字的时域响应:
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