基于FPGA的一种改进型全数字锁相环设计与实现.pdf

全数字锁相环（ADPLL）的设计与实现是现代数字通信系统中一项重要的硬件技术。它在通信和电子领域应用广泛，主要用于恢复淹没在噪声中的信号相位和频率，实现相干检测，进而提高接收机灵敏度和通信距离。锁相环（PLL）是一种能自动跟踪输入信号相位的闭环控制系统，其构成主要包括鉴相器、环路滤波器（LF）、压控振荡器（VCO）。传统模拟锁相环存在设计复杂、可重用性差和抗干扰性不强等问题，因此数字锁相环逐渐受到青睐。 数字锁相环相比于模拟锁相环，其优势在于全数字系统结构，能够提供更高的稳定性和抗干扰能力，并且具有体积小、功耗低、易于移植等优点。数字锁相环的核心组成包括鉴频鉴相器（PFD）、数控振荡器（DCO）、环路滤波器和N分频器等部分。鉴频鉴相器的作用是对输入信号与反馈信号进行相位比较，输出相位差信息；数控振荡器则根据相位差信息调整输出信号的频率；环路滤波器用于过滤信号中的噪声和干扰，改善系统性能。 文章提出了基于FPGA的改进型全数字锁相环的设计与实现方法，采用Verilog硬件描述语言进行建模，并使用ModelSim软件进行时序仿真，最终在FPGA平台上验证。全数字锁相环通过各种数字器件和逻辑运算实现环路的所有功能，可以实现更为精确的时钟控制。 改进型数字鉴频鉴相器是文章的研究重点之一。传统鉴相器如异或门鉴相器（EXOR）和边沿控制鉴相器（ECPD），存在线性鉴相范围、设计难易程度等不同特点。文章提出了一种新型的鉴频鉴相器设计，该设计在原有基础上对触发器的D输入端进行调整，并用前级输出的超前和滞后信号作为后级触发器的时钟信号，解决了因与门及复位信号延时产生的尖脉冲问题，改善了系统性能。 数控滤波器的设计也是全数字锁相环改进的关键。滤波器的作用是滤除信号中的噪声，改善系统的相位调整速度和抗干扰性能。常见的数控滤波器结构有可逆计数器或先N后M计数器。这些滤波器与鉴频鉴相器一起工作，可以实现对输入信号的分频处理，提高分频的准确性。此外，通过在系统中加入数字滤波器，可以进一步提高锁相环的稳定性和抗干扰性。 文章的研究成果对于硬件开发领域具有重要的参考价值，特别是在FPGA平台上的全数字锁相环设计与实现方面。通过对全数字锁相环的结构和工作原理深入分析，并结合Verilog语言和ModelSim仿真工具，为电子科技大学电子工程学院硕士研究生何守兵的研究方向提供了一个具体的设计实现路径。通过这种方式，不仅可以提高通信系统的性能，还可以在实际的硬件开发和应用中实现更高效、更精确的时钟控制。