三个仿真实验简介如下：
（1）键控LED 灯仿真，通过三位key控制八个灯的亮灭，key值为多少时，即对应位的灯亮。
（2）二分频模块，实现将已知时钟频率的一半赋值给另一个时钟，即周期变为原来的二倍即可。
（3）八位计数器模块，实现计数和复位功能；通过输入可以暂停计数，恢复之后可以接着上次数据继续计数。
Verilog HDL是一种硬件描述语言，用于设计和模拟数字电子系统。本报告涵盖了三个关键的Verilog HDL仿真实验，涉及基本的数字逻辑设计和电路行为的理解。
第一个实验是键控LED灯仿真。在此实验中，使用三位key信号来控制八个LED灯的亮灭状态。每个key位对应一个LED灯，当key的某一位为1时，对应的LED灯点亮。这个实验旨在理解和实现基本的逻辑控制，例如与、或、非等操作，以及数字信号的位处理。
第二个实验是二分频模块设计。目标是创建一个电路，该电路能够将输入时钟频率减半，输出一个新的时钟信号，其周期是原始时钟的两倍。这通常通过一个D触发器和一个逻辑门实现，其中触发器在时钟的上升沿翻转其输出，而逻辑门则延迟时钟信号半个周期。二分频在数字系统中常用于时钟分频，以适应不同速度的部件。
第三个实验是八位计数器模块。计数器设计包括计数功能和复位功能，还新增了暂停和恢复计数的能力。这通常需要一个带有可编程计数限制和使能输入的同步计数器，允许外部信号控制计数过程。在暂停时，计数器应保持当前计数值，当恢复信号到来时，它能从暂停的地方继续计数。
在实验过程中，使用了Altera的Quartus II软件进行设计和仿真。Quartus II提供了从Verilog HDL代码到硬件实现的完整流程，包括编译、综合、布局布线和时序分析。Modelsim软件则用于功能仿真和时序仿真，以验证设计的正确性和性能。
在功能仿真阶段，主要关注的是逻辑功能是否正确实现，即在理想条件下的行为。而在时序仿真中，考虑了实际硬件的延迟，以确保设计满足实际时序约束，例如建立和保持时间。
对于每个实验，都要经历以下步骤：
1. 创建Quartus II工程并编写Verilog代码。
2. 编译和综合代码，检查RTL视图和门级视图。
3. 设置仿真环境，生成仿真所需的网表和时延文件。
4. 在Modelsim中创建工程，导入Verilog源文件和测试文件，进行功能仿真和时序仿真。
5. 分析仿真结果，根据需要优化代码。
通过这些实验，学习者可以深入理解Verilog HDL的语法和逻辑设计原理，以及如何使用现代EDA工具进行数字电路的设计和验证。这些技能在现代电子设计自动化（EDA）领域中至关重要，适用于从简单的逻辑门设计到复杂的FPGA和ASIC系统。
