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华中科技大学电子线路设计
实验报告
多功能数字钟设计
姓名
学号
班级
一、实验目标:
1、掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件
编程;
2、熟悉 EDA 软件使用;
3、掌握 Verilog HDL 设计方法;
4、分模块、分层次数字系统设计
二、实验任务及要求
1、基本功能
准确计时,以数字形式(十二进制)显示时、分、秒的时间
校正时间:时、分 快校与慢校(1Hz 与手动)
复位:00:00:00
仿广播电台正点报时 (四高一低)
2、扩展功能:
(1)任意闹钟;
(2)小时为 12/24 进制可切换
(3)报正点数(几点响几声)
三、实验条件:
DE0 实验板结构与使用方法
quartus 软件的使用
FPGA 的使用
四、电路设计过程:
1、需求分析
开发背景:数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广
泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必
需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,
远远超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便,而且大大
地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序
自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各
种定时电气的自动启用等,所有这些,都是以钟表数字化为基础的。因此,研
究数字钟及扩大其应用,有着非常现实的意义。
2、 实验原理:
用层次化设计的方法以 Verilog 语言编程实现以下功能:
(1)、具有 “时”、“分”、“秒”计时功能;时为 24 进制,分和秒都为 60 进制。
(2)、具有校时和清零功能 ,能够用 4Hz 脉冲对“小时”和“分”进行调整,并可进
行秒清零;实际电路中使用快校时。
(3)、具有整点报时功能。在 59 分 51 秒、53 秒、55 秒、57 秒发出低音
512Hz 信号,在 59 分 59 秒发出一次高音 1024Hz 信号,音响持续 1 秒钟,在
1024Hz 音响结束时刻为整点。在实际电路中使用LED灯实现四低使用
用LED1,高音另一个LED灯显示。
(4)、具有一键设定闹铃及正常计时与闹铃时间的显示转换。闹时时间为一分
钟。
3、模块设计分析
整体电路分为两块,主体电路和扩展电路分别实现基本功能和扩展的功能。
(1)、 主体电路设计:
(2)时分秒计数器需求分析:
分和秒计数器都是模 M=60 的计数器 其计数规律为 00—01—…—58—59—00…
时计数器:
若采用 24 小时制:计数器为 24 进制,其计数规律为 00—01……—02—23
—00….
若采用 12 小时制:计数器为 12 进制,其计数规律为 01—02……—12—
01….
24 小时制:当数字钟运行到 23 时 59 分 59 秒时,秒的个位计数器再输入一个秒
脉冲时,数字钟应自动显示为 00 时 00 分 00 秒。
12 小时制:当数字钟运行到 12 时 59 分 59 秒时,秒的个位计数器再输入一个秒
脉冲时,数字钟应自动显示为 01 时 00 分 00 秒。
4、逻辑分析:
主体电路由两个 60 进制计数器、一个 24 进制计数器、两个二选一数据选
择器、分频器,7 端译码显示器共 7 个模块组成。分频器将系统内置的 50MHz
的信号分成 4Hz 的信号输出 CP,是数字能稳定的在数码管上显示。3 个计数器
共用一个时钟信号 CP,为同步 8421BCD 码输出的计数器。具体实现如下图:
1 1
时译码显示 分译码显示 秒译码显示
24 进
制 计
数器
选
择
器
60 进制
计数器
选
择
器
60 进 制 计
数器
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资源评论
- AshleyK2023-07-26这份报告提供了详细的代码实现和说明,让我很容易理解Verilog数字钟的原理。
- 啊看看2023-07-26作者在报告中提到了一些可能的改进方向,这为今后更好地应用数字钟提供了一些启示。
- 蓝洱2023-07-26作者在报告中给出了一些优化的思路,这对于深入理解数字钟的实现方式非常有帮助。
- Xhinking2023-07-26报告中的代码非常简洁,没有冗余的部分,对于初学者来说很友好。
- 老许的花开2023-07-26报告中的示例测试结果清晰可见,验证了数字钟的准确性和稳定性。
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