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verilog实习报告.docx
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2022-06-20
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成绩:
数 字 系 统 设 计 实 验 报 告
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实验一 软件安装与熟悉
一、目的
熟悉 QuartusⅡ 软件和仿真工具 modelsim 的安装和使用
二、实验器材
电脑 FPGA 开发板
三、实验内容
(1)设计一个简单的二分频器,通过这个实验来熟悉 QuartusⅡ 软
件和仿真工具 modelsim 的安装和使用。
(2)设计原理:复位信号为 1 的时候,对输出端口进行取反,从而
验证二分频器。
四、实验步骤
1、建立一个新的工程: le→new project wizard→新建工程项目
half_clk。
2、建立一个新的文件:le→new 在该项目下新建 Verilog HDL 源程
序文件 half_clk.v,点击保存在你整个工程的文件夹里。
3、在 modelsim 里编写测试文件 half_clk_tp.v,并联立俩个软件仿真
出波形出来。
五、程序
(1)二分频器程序文件
module half_clk (
input clk_in ,
input rst ,
output reg
clk_out
);
always @ ( posedge clk_in or posedge rst )
begin
if(!rst)
clk_out <= 0;
else
clk_out <=
~clk_out ;
end
endmodule
(2)二分频器测试程序文件
`timescale 1ns/1ps
module
half_clk_top;
reg clk_in;
reg rst;
initial
begin
clk_in=1;
rst=1;
#1000
rst=0;
#1000
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不吃鸳鸯锅
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