实验3_除法器实验1
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2022-08-04
17:08:01
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乘法器实验
实验介绍
本实验将实现无符号乘法器和带符号乘法器
实验目标
1. 了解 32 位带符号、无符号乘法器的实现原理
2. 使用 verilog 实现 32 位无符号乘法器和带符号乘法器
实验原理
接口定义，可以直接复制到文件中
（请务必按照接口定义编写代码，在将来的实验中也是如此，模块名也请按照给出的定义
命名）
1. 无符号乘法器功能为：将两个 32 位无符号数相乘，得到一个 64 位无符号数
module MULTU(
input clk, // 乘法器时钟信号
input reset,
input [31:0] a, // 输入 a(被乘数)
input [31:0] b, // 输入 b(乘数)
output [63:0] z // 乘积输出 z
) ;
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